计算机专业基础综合计算机组成原理(多层次的存储器)模拟试卷1

计算机专业基础综合计算机组成原理（多层次的存储器）模拟

试卷1

(总分：68.00，做题时间：90分钟)

一、单项选择题(总题数：13，分数：26.00)

1.计算机的存储器采用分级存储体系的主要目的是( )。

A.便于读写数据

B.减小机箱的体积

C.便于系统升级

D.解决存储容量、价格和存取速度之间的矛盾√

2.和外存储器相比，内存储器的特点是( )。

A.容量大，速度快，成本低

B.容量大，速度慢，成本高

C.容量小，速度快，成本高√

D.容量小，速度快，成本低

3.某SRAM芯片，其存储容量为64K×16位，该芯片的地址线和数据线数目为( )。

A.64，16

B.16，64

C.64，8

D.16，16 √

4.某机字长32位，存储容量256MB，若按字编址，它的寻址范围是( )。

A.1M

B.512KB

C.64M √

D.256KB

5.某计算机字长为32位，其存储容量为4GB，若按双字编址，它的寻址范围是( )。

A.4G

B.0．5G √

C.8G

D.2G

6.双端口存储器所以能高速进行读／写，是因为采用( )。

A.高速芯片

B.两套相互独立的读写电路√

C.流水技术

D.新型器件

7.下列因素下，与cache的命中率无关的是( )。

A.主存的存取时间√

B.块的大小

C.cache的组织方式

D.cache的容量

8.下列说法中正确的是( )

A.多体交叉存储器主要解决扩充容量问题

B.cache与主存统一编址，cache的地址空间是主存地址空间的一部分

C.主存都是由易失性的随机读写存储器构成的

D.cache的功能全部由硬件实现√

9.下列关于存储系统的描述中不正确的是。

A.每个程序的虚地址空间可以远大于实地址空间，也可以远小于实地址空间

B.多级存储体系由cache、主存和虚拟存储器构成√

C.cache和虚拟存储器这两种存储器管理策略都利用了程序的局部性原理

D.当cache未命中时，CPU可以直接访问主存，而外存与CPU之间则没有直接通路

10.虚拟段页式存储管理方案的特点为( )。

A.空间浪费大、存储共享不易、存储保护容易、不能动态连接

B.空间浪费小、存储共享容易、存储保护不易、不能动态连接

C.空间浪费大、存储共享不易、存储保护容易、能动态连接

D.空间浪费小、存储共享容易、存储保护容易、能动态连接√

11.采用虚拟存储器的主要目的是( )。

A.提高主存储器的存取速度

B.扩大主存储器的存储空间，且能进行自动管理和调度√

C.提高外存储器的存取速度

D.扩大外存储器的存储空间

12.在虚拟存储器中，当程序正在执行时，由( )完成地址映射。

A.程序员

B.编译器

C.装入程序

D.操作系统√

13.下列有关存储器的描述中，正确的是( )。

A.在页式虚拟存储系统中，若页面大小加倍，则缺页中断的次数会减半

B.虚拟存储器的最大存储空间为主存空间容量和辅存空间容量之和

C.内碎片指的是内存中的难以利用的小空闲分区，而外碎片指的是外存中的难以利用的小空闲分区

D.交换技术利用了程序的局部性原理实现多任务并发环境中的存储管理√

二、设计题(总题数：6，分数：12.00)

14.用512K×16位的Flash存储器芯片组成一个2M×32的半导体只读存储器，试问：(1)数据寄存器多少位?(2)地址寄存器多少位?(3)共需要多少个这样的存储器件?(4)画出此存储器的组成框图。

__________________________________________________________________________________________ 正确答案：(正确答案：(1)数据寄存器32位。 (2)地址寄存器21位。 (3)共需要8片FLASH。 (4)存储

器的组成框图如图3．14所示。)

15.某机器中，已知配有一个地址空间为0000H～1FFFH(16进制)字长16位的ROM区域。现在再用RAM芯

片(8K×8位)形成16K×16位的RAM区域，起始地址为2000H。假设RAM芯片有信号控制端。CPU

地址总线为A 15～A 0，数据总线为D 15～D 0，控制信号为R／(读／写)，(当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的)。要求： (1)画出地址译码方案。 (2)将ROM 和RAM同CPU连接。

__________________________________________________________________________________________ 正确答案：(正确答案：整个存储器的地址空间分布如图3．16(a)所示。地址空间分三组，每组为8K×

16位。由此可得存储器组成方案要点如下(图3．16(b))：(1)组内地址用A 12～A 0； (2)小组译码使用2：4译码器； (3)RAM 1、RAM 2各用两片8K×8位的芯片位并联连接，其中一片组成高8位，

另一片组成低8位。 (4)用信号作为2：4译码器的使能控制端，当该信号有效时，译码器工作。

(5)CPU的R／信号与RAM的端进行连接。当R／=1时，存储器执行读操作，当R／

=0时，存储器执行写操作。ROM只读不写。)