第4章 存储器电路
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
存储器映射包括了以下的功能（以及功能共享， 例如Cortex-A9的MPU子系统或图像和视频加速器 [IVA-HD]子系统）。
➢ 内存空间：通用内存控制器（GPMC） ➢ 动态内存管理器（DMM） ➢ 寄存器空间：3级（L3）和4级（L4）互连 ➢ 专用空间：IVA-HD子系统的图形加速器（SGX）等。
读出的时候比较复杂，分别在XY送入读出电流，读出电流的大小和写入的时候 一样也是略大于50%磁化阈值的电流，读出电流的方向我们是事先知道的，这样在 XY寻址坐标所对应的那个磁芯里就会有超过阈值的电流，如果它的本来磁场方向和 读出电流所对应的磁场方向相反的话，那么由于磁芯的磁性状态发生翻转，有巨大的 磁通量变化，在斜穿的读出线上就会有大的感应电流，所以我们就知道这个磁芯存储 的是和读出信号相反的数据。如果它的本来磁场方向和读出电流所对应的磁场方向一 样的话，那么由于磁芯的磁性状态没有发生变化，在斜穿的读出线上就不会有感应电 流，所以我们就知道这个磁芯存储的是和读出信号相同的数据。磁芯中的数据就这样 被读出了，不过这还没有完，因为值得注意的是这时候在读完数据之后显然无论原来 磁芯上存的是什么数据，读过之后就都被写成同样的读出数据了，也就是这个读出是 破坏性的，所以必须有个办法在读出之后恢复存储的数据。所以读完之后还需要立即 另外重新再写一遍原先的数据进去，恢复本来的数据，方法就是前述的写入数据的方 法，用放在缓存中的磁环中原来存储的数据写回去。所以磁芯存储器的读相当麻烦， 也比较慢。读出时没被选中的磁芯和写入时一样，都不会改变磁性状态而产生感应电 流，所以不会被读出也不会干扰被选中的磁芯读出数据。
有效（CLKEN）、读写选择（WE）、数据有效（DQM）等。 ➢ （2）地址选择信号：包括行地址选择（RAS）、列地址选择（
CAS）、行/列地址线（SA0～SA12）分时复用、Bank块地址线 （BA0～BA1）。 ➢ （3）数据信号：包括双向数据端口（DQ0～DQ15）、接收数 据有效信号（DQM）控制等。DQM为低时，写入/读出有效。
GPMC和DMM专用于存储器的连接。 GPMC用于NOR/NAND闪存和静态 RAM（SRAM）的存储器。 DMM用于同步动态随机存取存储器（SDRAM ）的存储，如单数据速率SDR SDRAM或移动双倍数据速率DDR SDRAM。 L3互连允许共享资源，如外围设备和外部的片上存储器。 L4互连外围设备 的访问控制。
SDRC/EMIF
➢ 支持设备之间的连接； ➢ LPDDR2型存储器,它支持双倍数据速率（DDR）和单
数据速率（SDR）的协议,EMIF是Cortex-A9微处理器 的LPDDR2 SDRAM/NVM子系统、ISS、IVA-HD子系 统、图形加速器（SGX）和DMA控制器之间的接口； ➢ DDR物理接口PHY，实现符合JEDEC LPDDR2要求的 数据速率转换。
至于BL的数值，不能随便设定或者传输前临时 决定。目前可用的选项是1、2、4、8、全页（Full Page），常见的设定是4 和8。另外，在MRS（Mode Register Set）阶段除了要设定BL数值之外，还要确定 读/写操作的模式以及突发传输的模式。
4．数据掩码
如果BL=4，意味着传送4×64bit 的数据。但是，并不是 所有的数据都是需要的，为了屏蔽不需要的数据，数据掩码（ Data I/O Mask，DQM）技术应运而生。通过DQM，内存可以 控制I/O 端口取消哪些输出或输入的数据。在读取时，被屏蔽 的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏 蔽。为了精确屏蔽一个P-Bank 位宽中的每个字节，每个DIMM 有8个DQM信号线，每个信号针对一个字节。这样，对于4bit 位宽芯片，两个芯片共用一个DQM 信号线，对于8bit 位宽芯片 ，一个芯片占用一个DQM 信号，而对于16bit 位宽芯片，则需 要两个DQM 引脚。
图5-7 SDRAM使用DQM技术读取时序图
4.2.3 DDR SDRAM分类
DRAM种类繁多，主要分为异步、同步和图像 DRAM三大类别。还有一种Rambus公司的RDRAM。
类 型
名称
特点
FPM RAM
FPM是Fast Page Mode RAM的缩写。它是早期的 标准，后被比它快5%的EDO DRAM所取代。
第4章 存储器电路
目录
➢ 4.1 OMAP4460存储空间 ➢ 4.2 RAM存储器 ➢ 4.3 ROM存储器 ➢ 4.4 存储卡接口电路设计
4.1 OMAP4460存储空间
4.1.1 OMAP4460存储空间概要
1. 片上存储器 ➢ 芯片上的内存被划分为L3 OCM RAM、ROM区、
RAM区和存储器内子系统（Cortex-A9、Cortex-M3、 ABE和IVA-HD）。 ➢ L3 OCM RAM，56KB片上SRAM； ➢ 4KB保存和恢复（SAR）ROM； ➢ RAM区由四大块8KB组成，器件进入关闭模式时，它 可以用来作为系统环境变量保存存储器。
1．SRAM
SRAM（Static RAM）是一种具有静止存取功能的存储器 ，不需要刷新电路即能保存它内部存储的数据。不像DRAM内 存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充 电一次，否则内部的数据即会消失。因此SRAM具有较高的性 能，但是SRAM的集成度较低，设计相同容量的内存，SRAM 需要比DRAM更大的体积。
流水线意味着芯片可以在处理完之前的指令前，接受一个新的指令。 在一个写的流水线中，写命令在另一个指令执行完之后可以立刻执行，而不 需要等待数据写入存储队列的时间。在一个读的流水线中，需要的数据在读 指令发出之后固定数量的时钟频率后到达，而这个等待的过程可以发出其它 附加指令。这种延迟被称为等待时间，在为计算机购买存储时是一个很重要 的参数。
SDRAM是有一个同步接口的动态随机存取内存DRAM。通常动态随 机存取内存（DRAM）是有一个异步接口的，这样它可以随时响应控制输入 的变化。而SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信 号，这样就能和计算机的系统总线同步。时钟被用来驱动一个有限状态机， 对进入的指令进行流水线操作。这使得SDRAM与没有同步接口的异步 DRAM(asynchronous DRAM)相比，可以有一个更复杂的操作模式。
L3和L4实现芯片级互连。包括一个L3和4个L4S，实现所有 模块和子系统之间的通信。
4.2 RAM存储器
4.2.1 RAM存储器介绍
1960年，IBM大型主机主要采用磁芯存储器。磁芯存储器不但容易损 坏，而且价格昂贵、速度慢，为解决磁芯存储器存在的不足，当时科学家提 供了诸多设计方案。但这些方案与磁芯存储器相比，不但技术原理更加复杂 ，而且造价也更昂贵。罗伯特·登纳德博士在一个座谈中了解到，薄膜磁存储 技术采用了一块小磁体和邻近的一对信号线能实现1个比特（二进制位）的存 储。几个月后登纳德博士提出了一个设想，即二进制位可以存储在电容上， 一个场效应管（FET）可以用于控制充放电。在经过长时间的研究后，登纳 德博士最终发明了可存储少许数据、基于单晶体管设计的存储单元：D-RAM 芯片。随着个人电脑（PC）的兴起，罗伯特·登纳德的这项发明的意义逐渐显 现出来。
RAM最显著的优点就是速度非常快，在快速读取和刷新时 能够保持数据完整性，因而被广泛应用在各个领域。
2．DRAM
DRAM（Dynamic RAM）即动态RAM，是RAM家族中最 大的成员。通常所讲的RAM即指DRAM。
RAM的动态存储单元是利用MOS管栅极电容可以存储电荷 的原理制成的。存储单元的结构能做得非常简单，普遍应用于大 容量、高集成度的RAM中。由于栅极电容的容量很小（通常仅 为几皮法），而漏电流又不可能绝对等于零，所以电荷保存的时 间有限。为了及时补充漏掉的电荷以避免存储的信号丢失，必须 定时给栅极电容补充电荷，通常将这种操作称为刷新或再生。因 此，DRAM工作时必须辅以必要的刷新控制电路，同时也使操作 复杂化了。
4. 系统和连接外围设备
OMAP设备支持的外围设备提供了一套全面、灵 活和高速（HS）接口，以及片上编程资源。
4.1.2 OMAP4460存储映射
1. OMAP4460映射 在Cortex-A9微处理器单元（MPU）有一个32位
的地址端口，根据不同的目标类型，可以把4 GB的空 间分割成几个区域进行处理。
2. 内存管理
➢ SDMA控制器：高达127请求，32 优先级逻辑信道， 256×64位FIFO；
➢ 动态内存管理（DMM）模块：它执行全局地址翻译， 地址旋转，以及交错访问。
3. 外部存储器接口
有两个主要的接口，用于连接外部存储器：通用存储器控 制器（GPMC）和双通道SDRAM控制器（SDRC），图形加速 器（SGX）。GPMC支持如下存储器： ➢ 异步SRAM存储器； ➢ 异步/同步NOR Flash存储器； ➢ NAND Flash存储器； ➢ 伪SRAM器件； ➢ SDRC/EMIF；
从发展到现在已经经历了五代，分别是：第一代 SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM，第五代DDR4 SDRAM。
4.2.2 SDRAM工作原理
SDRAM的基本信号可以分成以下几类。 ➢ （1）控制信号：包括片选（CS）、同步时钟（CLK）、时钟
128Mb（32M×4bit）SDRAM内部结构图
3．突发长度
突发（Burst）是指在同一行中相邻的存储单元连续进行 数据传输的方式，连续传输所涉及到存储单元（列）的数量就 是突发长度（Burst Lengths，BL）。
内存控制器读/写P-Bank 位宽是8位（即8 个字节），但 是实际的数据大多都是超过8位的，每次只能对一个存储单元进 行寻址，如果要连续的读/写就还要对当前存储单元的下一个单 元进行寻址，就要不断地发送列地址与读/写命令（行地址不变 ，所以不用再对行寻址），这样就占用了大量的内存控制资源 ，在数据进行连续传输时无法输入新的命令。传输效率很低。
非突发连续读取模式
突发连续读取模式时序
为此，突发传输技术应运而生，指定起始列地址与突发长度，内存控制 器依次地自动对后面相应数据的存储单元进行读/写操作而不再需要控制器连 续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之 前的延迟，一般是tRCD+CL）外，其后每个数据只需一个周期即可获得。
在进行写操作时，字线给出高电平，使T导通，位线上的数 据便通过T被存入CS中。在进行读操作时，字线同样给出高电Hale Waihona Puke Baidu平，使T导通， CS经T向位线上的电容CB提供电荷，使位线获 得读出的信号电平。
3．SDRAM
SDRAM（Synchronous Dynamic Random Access Memory）即同步动态随机存取存储器。同步是指Memory工作 需要同步时钟，内部命令的发送与数据的传输都以它为基准； 与系统总线速度同步，也就是与系统时钟同步，这样就避免了 不必要的等待周期，减少数据存储时间。同步还使存储控制器 知道在哪一个时钟脉冲期由数据请求使用，因此数据可在脉冲 上升期便开始传输。动态是指存储阵列需要不断的刷新来保证 数据不丢失。随机是指数据不是线性依次存储，而是由指定地 址进行数据读写。
2. L3内存空间映射
OMAP4460的存储空间系统是分层次的：1级（L1）、2级 （L2）、L3和L4。Cortex-A9微处理器的L1和L2，包括CortexM3微控制器、数字信号处理器（DSP）子系统的存储器。L3处 理许多类型的数据传输、数据交换与系统内部/外部（onchip/external）存储器。
写入的时候在需要写入的磁芯所对应的XY坐标线 上各输入稍高于50%磁环磁化阈值的电流，所以这样 只有XY坐标对应的那个磁芯上会同时在两条线中都有 电流，叠加之后会超过阈值的电流，磁芯因而磁化或 者改变磁化方向从而写入一位数据，而其他所有的磁 芯内通过的电流或者是0，或者是50%磁化阈值，都达 不到磁化电流不能被磁化，所以没有数据写入。
➢ 内存空间：通用内存控制器（GPMC） ➢ 动态内存管理器（DMM） ➢ 寄存器空间：3级（L3）和4级（L4）互连 ➢ 专用空间：IVA-HD子系统的图形加速器（SGX）等。
读出的时候比较复杂，分别在XY送入读出电流，读出电流的大小和写入的时候 一样也是略大于50%磁化阈值的电流，读出电流的方向我们是事先知道的，这样在 XY寻址坐标所对应的那个磁芯里就会有超过阈值的电流，如果它的本来磁场方向和 读出电流所对应的磁场方向相反的话，那么由于磁芯的磁性状态发生翻转，有巨大的 磁通量变化，在斜穿的读出线上就会有大的感应电流，所以我们就知道这个磁芯存储 的是和读出信号相反的数据。如果它的本来磁场方向和读出电流所对应的磁场方向一 样的话，那么由于磁芯的磁性状态没有发生变化，在斜穿的读出线上就不会有感应电 流，所以我们就知道这个磁芯存储的是和读出信号相同的数据。磁芯中的数据就这样 被读出了，不过这还没有完，因为值得注意的是这时候在读完数据之后显然无论原来 磁芯上存的是什么数据，读过之后就都被写成同样的读出数据了，也就是这个读出是 破坏性的，所以必须有个办法在读出之后恢复存储的数据。所以读完之后还需要立即 另外重新再写一遍原先的数据进去，恢复本来的数据，方法就是前述的写入数据的方 法，用放在缓存中的磁环中原来存储的数据写回去。所以磁芯存储器的读相当麻烦， 也比较慢。读出时没被选中的磁芯和写入时一样，都不会改变磁性状态而产生感应电 流，所以不会被读出也不会干扰被选中的磁芯读出数据。
有效（CLKEN）、读写选择（WE）、数据有效（DQM）等。 ➢ （2）地址选择信号：包括行地址选择（RAS）、列地址选择（
CAS）、行/列地址线（SA0～SA12）分时复用、Bank块地址线 （BA0～BA1）。 ➢ （3）数据信号：包括双向数据端口（DQ0～DQ15）、接收数 据有效信号（DQM）控制等。DQM为低时，写入/读出有效。
GPMC和DMM专用于存储器的连接。 GPMC用于NOR/NAND闪存和静态 RAM（SRAM）的存储器。 DMM用于同步动态随机存取存储器（SDRAM ）的存储，如单数据速率SDR SDRAM或移动双倍数据速率DDR SDRAM。 L3互连允许共享资源，如外围设备和外部的片上存储器。 L4互连外围设备 的访问控制。
SDRC/EMIF
➢ 支持设备之间的连接； ➢ LPDDR2型存储器,它支持双倍数据速率（DDR）和单
数据速率（SDR）的协议,EMIF是Cortex-A9微处理器 的LPDDR2 SDRAM/NVM子系统、ISS、IVA-HD子系 统、图形加速器（SGX）和DMA控制器之间的接口； ➢ DDR物理接口PHY，实现符合JEDEC LPDDR2要求的 数据速率转换。
至于BL的数值，不能随便设定或者传输前临时 决定。目前可用的选项是1、2、4、8、全页（Full Page），常见的设定是4 和8。另外，在MRS（Mode Register Set）阶段除了要设定BL数值之外，还要确定 读/写操作的模式以及突发传输的模式。
4．数据掩码
如果BL=4，意味着传送4×64bit 的数据。但是，并不是 所有的数据都是需要的，为了屏蔽不需要的数据，数据掩码（ Data I/O Mask，DQM）技术应运而生。通过DQM，内存可以 控制I/O 端口取消哪些输出或输入的数据。在读取时，被屏蔽 的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏 蔽。为了精确屏蔽一个P-Bank 位宽中的每个字节，每个DIMM 有8个DQM信号线，每个信号针对一个字节。这样，对于4bit 位宽芯片，两个芯片共用一个DQM 信号线，对于8bit 位宽芯片 ，一个芯片占用一个DQM 信号，而对于16bit 位宽芯片，则需 要两个DQM 引脚。
图5-7 SDRAM使用DQM技术读取时序图
4.2.3 DDR SDRAM分类
DRAM种类繁多，主要分为异步、同步和图像 DRAM三大类别。还有一种Rambus公司的RDRAM。
类 型
名称
特点
FPM RAM
FPM是Fast Page Mode RAM的缩写。它是早期的 标准，后被比它快5%的EDO DRAM所取代。
第4章 存储器电路
目录
➢ 4.1 OMAP4460存储空间 ➢ 4.2 RAM存储器 ➢ 4.3 ROM存储器 ➢ 4.4 存储卡接口电路设计
4.1 OMAP4460存储空间
4.1.1 OMAP4460存储空间概要
1. 片上存储器 ➢ 芯片上的内存被划分为L3 OCM RAM、ROM区、
RAM区和存储器内子系统（Cortex-A9、Cortex-M3、 ABE和IVA-HD）。 ➢ L3 OCM RAM，56KB片上SRAM； ➢ 4KB保存和恢复（SAR）ROM； ➢ RAM区由四大块8KB组成，器件进入关闭模式时，它 可以用来作为系统环境变量保存存储器。
1．SRAM
SRAM（Static RAM）是一种具有静止存取功能的存储器 ，不需要刷新电路即能保存它内部存储的数据。不像DRAM内 存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充 电一次，否则内部的数据即会消失。因此SRAM具有较高的性 能，但是SRAM的集成度较低，设计相同容量的内存，SRAM 需要比DRAM更大的体积。
流水线意味着芯片可以在处理完之前的指令前，接受一个新的指令。 在一个写的流水线中，写命令在另一个指令执行完之后可以立刻执行，而不 需要等待数据写入存储队列的时间。在一个读的流水线中，需要的数据在读 指令发出之后固定数量的时钟频率后到达，而这个等待的过程可以发出其它 附加指令。这种延迟被称为等待时间，在为计算机购买存储时是一个很重要 的参数。
SDRAM是有一个同步接口的动态随机存取内存DRAM。通常动态随 机存取内存（DRAM）是有一个异步接口的，这样它可以随时响应控制输入 的变化。而SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信 号，这样就能和计算机的系统总线同步。时钟被用来驱动一个有限状态机， 对进入的指令进行流水线操作。这使得SDRAM与没有同步接口的异步 DRAM(asynchronous DRAM)相比，可以有一个更复杂的操作模式。
L3和L4实现芯片级互连。包括一个L3和4个L4S，实现所有 模块和子系统之间的通信。
4.2 RAM存储器
4.2.1 RAM存储器介绍
1960年，IBM大型主机主要采用磁芯存储器。磁芯存储器不但容易损 坏，而且价格昂贵、速度慢，为解决磁芯存储器存在的不足，当时科学家提 供了诸多设计方案。但这些方案与磁芯存储器相比，不但技术原理更加复杂 ，而且造价也更昂贵。罗伯特·登纳德博士在一个座谈中了解到，薄膜磁存储 技术采用了一块小磁体和邻近的一对信号线能实现1个比特（二进制位）的存 储。几个月后登纳德博士提出了一个设想，即二进制位可以存储在电容上， 一个场效应管（FET）可以用于控制充放电。在经过长时间的研究后，登纳 德博士最终发明了可存储少许数据、基于单晶体管设计的存储单元：D-RAM 芯片。随着个人电脑（PC）的兴起，罗伯特·登纳德的这项发明的意义逐渐显 现出来。
RAM最显著的优点就是速度非常快，在快速读取和刷新时 能够保持数据完整性，因而被广泛应用在各个领域。
2．DRAM
DRAM（Dynamic RAM）即动态RAM，是RAM家族中最 大的成员。通常所讲的RAM即指DRAM。
RAM的动态存储单元是利用MOS管栅极电容可以存储电荷 的原理制成的。存储单元的结构能做得非常简单，普遍应用于大 容量、高集成度的RAM中。由于栅极电容的容量很小（通常仅 为几皮法），而漏电流又不可能绝对等于零，所以电荷保存的时 间有限。为了及时补充漏掉的电荷以避免存储的信号丢失，必须 定时给栅极电容补充电荷，通常将这种操作称为刷新或再生。因 此，DRAM工作时必须辅以必要的刷新控制电路，同时也使操作 复杂化了。
4. 系统和连接外围设备
OMAP设备支持的外围设备提供了一套全面、灵 活和高速（HS）接口，以及片上编程资源。
4.1.2 OMAP4460存储映射
1. OMAP4460映射 在Cortex-A9微处理器单元（MPU）有一个32位
的地址端口，根据不同的目标类型，可以把4 GB的空 间分割成几个区域进行处理。
2. 内存管理
➢ SDMA控制器：高达127请求，32 优先级逻辑信道， 256×64位FIFO；
➢ 动态内存管理（DMM）模块：它执行全局地址翻译， 地址旋转，以及交错访问。
3. 外部存储器接口
有两个主要的接口，用于连接外部存储器：通用存储器控 制器（GPMC）和双通道SDRAM控制器（SDRC），图形加速 器（SGX）。GPMC支持如下存储器： ➢ 异步SRAM存储器； ➢ 异步/同步NOR Flash存储器； ➢ NAND Flash存储器； ➢ 伪SRAM器件； ➢ SDRC/EMIF；
从发展到现在已经经历了五代，分别是：第一代 SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM，第五代DDR4 SDRAM。
4.2.2 SDRAM工作原理
SDRAM的基本信号可以分成以下几类。 ➢ （1）控制信号：包括片选（CS）、同步时钟（CLK）、时钟
128Mb（32M×4bit）SDRAM内部结构图
3．突发长度
突发（Burst）是指在同一行中相邻的存储单元连续进行 数据传输的方式，连续传输所涉及到存储单元（列）的数量就 是突发长度（Burst Lengths，BL）。
内存控制器读/写P-Bank 位宽是8位（即8 个字节），但 是实际的数据大多都是超过8位的，每次只能对一个存储单元进 行寻址，如果要连续的读/写就还要对当前存储单元的下一个单 元进行寻址，就要不断地发送列地址与读/写命令（行地址不变 ，所以不用再对行寻址），这样就占用了大量的内存控制资源 ，在数据进行连续传输时无法输入新的命令。传输效率很低。
非突发连续读取模式
突发连续读取模式时序
为此，突发传输技术应运而生，指定起始列地址与突发长度，内存控制 器依次地自动对后面相应数据的存储单元进行读/写操作而不再需要控制器连 续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之 前的延迟，一般是tRCD+CL）外，其后每个数据只需一个周期即可获得。
在进行写操作时，字线给出高电平，使T导通，位线上的数 据便通过T被存入CS中。在进行读操作时，字线同样给出高电Hale Waihona Puke Baidu平，使T导通， CS经T向位线上的电容CB提供电荷，使位线获 得读出的信号电平。
3．SDRAM
SDRAM（Synchronous Dynamic Random Access Memory）即同步动态随机存取存储器。同步是指Memory工作 需要同步时钟，内部命令的发送与数据的传输都以它为基准； 与系统总线速度同步，也就是与系统时钟同步，这样就避免了 不必要的等待周期，减少数据存储时间。同步还使存储控制器 知道在哪一个时钟脉冲期由数据请求使用，因此数据可在脉冲 上升期便开始传输。动态是指存储阵列需要不断的刷新来保证 数据不丢失。随机是指数据不是线性依次存储，而是由指定地 址进行数据读写。
2. L3内存空间映射
OMAP4460的存储空间系统是分层次的：1级（L1）、2级 （L2）、L3和L4。Cortex-A9微处理器的L1和L2，包括CortexM3微控制器、数字信号处理器（DSP）子系统的存储器。L3处 理许多类型的数据传输、数据交换与系统内部/外部（onchip/external）存储器。
写入的时候在需要写入的磁芯所对应的XY坐标线 上各输入稍高于50%磁环磁化阈值的电流，所以这样 只有XY坐标对应的那个磁芯上会同时在两条线中都有 电流，叠加之后会超过阈值的电流，磁芯因而磁化或 者改变磁化方向从而写入一位数据，而其他所有的磁 芯内通过的电流或者是0，或者是50%磁化阈值，都达 不到磁化电流不能被磁化，所以没有数据写入。