三维封装的现在和未来综述

三维封装的现在和未来
微电子学一班随着便携式电子系统复杂性的增加, 对VLSI集成电路用的低功率、轻型及小型封装的生产技术提出了越来越高的要求。

同样, 许多航空和军事应用也正在朝该方向发展。

为满足这些要求, 现在产生了许多新的3- D 封装技术, 或是将裸芯片, 或是将MCM 沿z 轴叠层在一起, 这样, 在小型化方面就取得了极大的改进同时, 由于z 平面技术总互连长度更短, 会产生寄生电容, 因而系统功耗可降低约30%。

三维(3D)封装技术的分类
三维封装的结构类型有3种: 一是埋置型3D封装,即在多层基板底层埋置IC 芯片,顶层组装IC芯片,其间高密度互连; 二是有源基板型3D封装,即在Si或GaAs 衬底上制造多层布线和多种集成电路,顶层组装模拟IC芯片和其它元器件; 三是叠层型3D封装,即把多个裸芯片或封装好芯片或多芯片模块( MCM)沿Z轴叠装、互连,组装成3D封装结构。

由于叠层型3D封装适用范围广,并且工艺相对简单,成本相对较低,已引起国外多家公司的注意,如Actel , IBM, Harris, Mo to rola 等著名公司都在积极开展叠层型3D封装的研究工作。

下面将重点介绍叠层型3D封装。

1.埋置型3D 结构
这是一种实施最早( 八十年代) , 也是最为灵活方便的3D, 同时又可作为后布线的芯片互连技术, 能大大减少焊点, 提高电子产品可靠性的电子封装技术。

埋置型3D 结构又可分为基板开槽埋置型和多层布线介质埋置型, 如图1所示。

在混合集成电路( H IC) 多层布线中埋置R、C 元件已经普遍, 而埋置IC芯片和R、C 后的布线顶层仍可贴装各类IC 芯片, 就可构成更高组装密度的3D-MCM 结构。

由于布线密度及功率密度都很高, 所以这种3D-MCM 所使用的基板多为高导热的Si 基板、AIN 基板或金属基板。

上图是AIN 基板多层布线介质埋置IC 的3D-MCM 结构, 制作方法与常规多层布线技术相同。

2.有源基板型3D 结构
自从IC 出现以来, 人们就试图将一个复杂的电子整机甚至电子系统都集成在一大片Si 圆片内, 成为圆片规模IC( WSI) 。

今天的VLSI、ASIC( 专用集成电路) 已部分地实现了WSI, 如CPU、DSP、摄录一体机等, 就是一个个小系统。

有些芯片的尺寸达到近30mm 见方, 能集成数千万个器件。

这种有源Si基板再多层布线, 上面再安装多芯片, 就可形成有源基板型的3D-MCM, 从而以立体封装形式达到了WSI 所能实现的功能。

无论是一个大尺寸的复杂IC 作为Si 基板还是WSI 作为Si 基板来进一步实现3D, 其关键是要解决有源Si基板的成品率问题, 因为是成品率决定成本、价格。

而解决成品率和成本、价格的有效办法之一是降低Si 基板有源部分的复杂性和集成度, 并对重要或关键部分增加心要的冗余设
计。

这类有源基板型的3D-MCM 结构如下图所示。

有源基板型3D-MCM 的主要优点,一是工艺与一般半导体IC工艺相同,从而可实现大规模工业化生产, 并随着半导体艺技术的发展而不断提高; 二是Si 基板与其上面安装的IC 芯片能达到应力完全匹配, 从而使电子产品有更高的可靠性。

3. 叠层型3D 结构
叠层型3D, 是将LSI 、VLSI 芯片、MCM 或WSI 无间隙的层层叠装而成,是研制开发的非常活跃的3D 结构。

上图是在基板的两侧用直接芯片贴装( DCA) 方法形成的3D 结构, 芯片连接分别采用了丝焊( WB) 、载带自动焊( TAB) 和倒装焊( FC) 。

最常见的裸芯片叠层3D封装是先将生长凸点的好芯片倒扣焊接在薄膜载体
上,这种薄膜载体的材质为陶瓷或环氧玻璃,上面有导体布线,内部互连焊点,两侧有外部互连焊点,再把多个薄膜载体叠装互连。

其结构见下图。

三维(3D)封装技术的优点与局限性
尺寸和重量
3- D 设计替代单芯片封装缩小了器件尺寸、减轻了重量。

尺寸缩小及重量减轻的那部分取决于垂直互连的密度。

和传统的封装相比, 使用3- D技术可缩短小尺寸、减轻重量达40~ 50 倍。

表1从体积和重量上比较了TI 公司3- D 裸芯片封装和分立、2- D 封装( 通常所说的MCM) 。

由表1 可见, 相对MCM 技术、3- D 封装技术可缩小体积5~ 6 倍, 减轻重量2~ 13 倍; 而相对分立式封装技术, 3- D 封装技术可缩小体积10~ 20 倍, 减轻重量3~ 19 倍。

这些都是因为解决了传统技术所带来的多余重量和尺寸问题。

就Aladdin 并行处理器来说, 它比Cray X- MP 处理器的尺寸和体积分别要缩小660 和2700 倍。

硅片效率
封装技术的一个主要问题是PCB 芯片焊区, 如图1 所示, MCM 由于使用了裸芯片, 焊盘减小了20~ 90% , 而3- D 封装则更有效地使用了硅片的有效区域, 这被称之为硅片效率，硅片效率是指叠层中总的基板面积与焊区面积之比, 因此和其他2- D 封装技术相比, 3- D 技术的硅片效率超过
延迟
延迟指的是信号在系统功能电路之间传输所需要的时间。

在高速系统中, 总延迟时间主要受飞行时间限制, 飞行时间是指信号沿互连传输的时间, 飞行时间t 与互连长度成正比, 因此缩短延迟就需要用3- D 封装缩短互连长度。

缩短互连长度, 降低了互连伴随的寄生电容和电感, 因而缩短了信号传输延迟。

例如, 使用MCM 技术的信号延迟缩短了约300% 。

而使用3- D 技术由于电子元件相互间非常接近, 延迟则更短, 如图 2 所示。

噪声
噪声通常被定义为夹杂在有用信号间不必要的干扰, 影响着信号的信息。

在高性能系统中, 噪声处理主要是一个设计问题, 噪声通过降低边缘比率、延长延迟及降低噪声幅度限制着系统性能, 会导致错误的逻辑转换。

噪声幅度和频率主要受封装和互连限制。

在数字系统中存在4 个主要噪声源:1) 反射噪声; 2) 串扰噪声; 3) 同步转换噪声;4) 电磁干扰( EMI) 。

所有这些噪声源的幅度取决于
信号通过互连的上升时间, 上升时间越快, 噪声越大。

3- D 技术在降低噪声中起着缩短互连长度的作用, 因而也降低了互连伴随的寄生性。

另一方面, 如果使用3- D 技术没考虑噪声因素, 那么噪声在系统中会成为一个问题。

比方说, 如果互连沿导线的阻抗不均匀或其阻抗不能匹配源阻抗和目标阻抗, 那么就潜在一个反射噪声,进一步说, 如果互连间距不够大, 也会潜在串扰噪声。

由于缩短互连、降低互连伴随的寄生性, 同步噪声也被减小,因而, 对于同等数目的互连, 产生的同步噪声更小。

功耗
电子系统中散失的能量E 与互连寄生电容C的关系为E = CV2 , 因而功耗p= fCV2 , 其中, V 为通过C 的摆动电压, f 为每秒的转变数目。

由于寄生电容和互连长度成比例, 所以, 由于寄生性的降低, 总功耗也降了下来。

例如, 10% 的系统功耗散失在PWB 上的互连中, 如果采用MCM 技术制造产品, 功耗将降低5 倍, 因而产品比PWB 产品要少消耗8%的功耗, 而如果采用3- D 技术制造产品,由于缩短了互连长度, 降低了互连伴随的寄生性,功耗则会更低。

速度
3- D 技术节约的功率可以使3- D 器件以每秒更快的转换速率( 频率) 运转而不增加功耗, 此外, 寄生性( 电容和电感) 的降低, 3- D 器件尺寸和噪声的减小便于每秒的转换率更高, 这使总的系统性能得以提高。

例如, 采用3- D MCM 集成技术的Aladdin 并行处理器比Cray X- MP 处理器每个单位体积可获得35000 百万条指令数秒( MIPS) 和10800 浮点运算次数/ 秒( FLOPS) 的改善。

互连适用性和可接入性假定典型芯片厚度为6mm, 如图3 所示, 在3- D 封装图形中, 距叠层中心元件等互连长度的元件有116 个, 而采用2- D 封装技术, 距中心元件等距离的元件只有8 个, 因而, 叠层互连长度的缩短降低了芯片间的传输延迟。

此外, 垂直互连可最大限度地使用有效互连, 而传统的封装技术则受诸如通孔或预先设计好的互连的限制。

由于可接入性和垂直互连的密度( 平均导线间距的信号层数)成比例, 所以3- D 封装技术的可接入性依赖于垂直互连的类型。

外围互连受叠层元件外围长度的限制, 与之相比, 内部互连要更适用、更便利。

带宽
在许多计算机和通信系统中, 互连的带宽( 特别是存储器的带宽) 对性能有所限制, 因而, 低潜伏( 延迟) 、宽母线是非常理想的。

例如, 闻名于世的Intel Pentium Pro 公司将CPU 和2 级存储器用多孔PGA 封装在一起以获得大的存储器带宽。

令人激动的是3- D 封装技术可能被用来将CPU 和存储器芯片集成起来, 避免了高成本的多孔PGA。

3D封装目前所遇到问题
对于3D-TSV阵列堆叠，关键要素有通孔形成/填充、晶圆减薄、质量评价与检测技术、凸点形成和芯片与芯片/衬底的键合等。

这些问题的解决将依赖于大量新型设备与工艺的开发。

图 1在设计方案提出之后，设备和材料就成为制造3D-TSV IC的关键因素
减薄技术与设备
减薄技术面临的首要挑战就是超薄化工艺所要求的<50μm的减薄能力。

在这个厚度上，硅片很难容忍减薄工程中的磨削对硅片的损伤及内在应力，其刚性也难以使硅片保持原有的平整状态。

目前业界的主流解决方案是采用东京精密公司所率先倡导的一体机思路，将硅片的磨削、抛光、保护膜去除、划片膜粘贴等工序集合在一台设备内，硅片从磨片一直到粘贴划片膜为止始终被吸在真空吸盘上，始终保持平整状态，从而解决了搬送的难题。

刻蚀技术与设备
TSV制程都面临一个共同的难题：通孔的刻蚀。

目前通常有两种方法：激光钻孔以及深反应离子刻蚀(DRIE)。

激光加工系统供应商Xsil公司为TSV带来了最新解决方案，Xsil称激光钻孔工艺将首先应用到低密度闪存及CMOS传感器中，随着工艺及生产能力的提高，将会应用到DRAM中。

在TSV刻蚀设备领域，Lam Research推出了第一台300mm TSV刻蚀设备
2300Syndion，并已发货至客户。

而Aviza针对TSV先进封装也推出了Omegai2L刻蚀系统，日月光(ASE)已宣布将采用此系统研发先进制程技术。

晶圆键合技术与设备
EVG公司(奥地利)自2002年起,便致力于针对3D集成开发300mm晶圆键合设备,其首款300mm多反应腔3D键合系统已在2008年完成。

CEA-Leti (法国)及SET(法国)成功开发出新一代高精度(0.5μm)高键合力(4000N)的300mm晶圆器件键合设备FC300错误！未找到引用源。

质量评价与检测技术相关设备
可以预见，TSV的特殊性还会给3D IC制造的检测和量测带来前所未有的困难，控制TSV通孔工艺需要几何尺寸的量测，以及对刻蚀间距和工艺带来的各种缺陷进行检测。

通常TSV的直径在1μm到50μm，深度在10μm到150μm，深宽比在3到5甚至更高，一颗芯片上的通孔大约在几百甚至上千。

减薄和键合工艺对检测和量测的需求更多。

厚度和厚度均匀度需要测量，工艺中必须监控研磨浆残留、微粒污染、铜微粒、应力引起的开裂、边缘碎片等。

对于键合，无论是芯片至晶圆、还是晶圆之间，在精准的对位的同时，还需要控制表面粗糙程度、表面洁净度和平坦度。

另外，一些新的工艺步骤也需要考虑监控，比如尺寸在几十个微米的凸点阵列等。

目前3D封装技术的发展面临的最大难题是制造过程中的实时工艺过程的实时检测问题，因为这一问题如果解决不了，那么就会出现高损耗，只有控制了每一道生产工艺，就能有效地保证产品的质量,从而达到有效地降低废品率。

苏州德天光学技术有限公司开发的微焊点自动光学显微检测仪（MMI）的出现刚好解决了这一技术难题，它可满足所有3D封装的每一个检测点的实时工艺过程控制的要求，微焊点自动光学显微检测仪（MMI）的出现将大大促进3D封装的发展。

三维(3D)封装技术的前景
三维封装技术改善了电子系统的许多方面，如尺寸、质量、速度、产量及耗能。

此外，由于在3D元器件的组装过程中系统消除了有故障的IC，其终端器件的成品率、可靠性及牢固性比分立形式的元器件要高。

当前，3D封装受若干因素的限制，其中诸如热处理等一些限制是高密度的原因，其余的则是技术限制，如通
孔直径线宽、通孔间距。

预计随着封装技术的进步，将会减少这些限制的影响。

3D封装的主要问题有质量、垂直互连密度、电特性、机械特性、热特性、设计工具的可利用性、可靠性、测试性、返工、NER成本、封装成本、芯片(KGD)的可利用性及生产时间.这些因素决定了3D封装的选用，在许多情况下，这些因素是相互关联的，至于应用，则要综合考虑上述原因，选择最合适使用的技术。

[1] 张经国, 杨邦朝三维多芯片组件, Electronic Compenents& Materials 18
[2] 张经国, 杨邦朝三维多芯片组件一文, 电子元件与材料, 18
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