存储器的介绍

EEPROM(Electrically EPROM)
7.1. DRAM(dynamic RAM)
7.1.1快速頁模式 (Fast Page Mode; FPM)DRAM
快速頁模式DRAM的存取 ,是分別利用行(ROW)及列(COLUMN) . FPM 模式即將行位置定 ,只 改變列位址 ,以便連續位址之存取 ﹒一般以1K~2K作為單位 ,如1MB DRAM為例 ﹒它有10條列位址 線及10條行位址線(2^20=1MB) ,若行位置固定 ，列位址線可定出(2^10=1024=1K)位址 ,此時稱列位 址線定出之位址為1個PAGE . 故1MB DRAM 可分為1 K個PAGE(每一個PAGE大小為1K).故若CPU 存取之資料在同一PAGE ,只需送一個列訊號﹒
7.3.1 cache 原 理 使用cache改善系統性能的依据是根据程序的局部性原理﹐即程序的地址訪問流有很強的時序
相關性﹐未來的訪問模式与最近的訪問模式相似﹒在任一給定的時間間隔內﹐對不同的地址區域 其訪問概率是不同的﹐有的區域高﹐有的區域低﹒另一种可能是訪問概率隨著離當前執行指令的 遠近而變化﹐離當前執行指令越近﹐其概率越高﹒ 根据局部性原理﹐把主存儲器中訪問概率高的內容存放在cache中﹐當 CPU 需要讀數据時就 首先在cache中查找是否有需要的內容﹐如果有的話就直接在cache中讀取﹔如果沒有再從主存儲 器中讀取該數据﹐然后同時送往 CPU 和cache﹒如果 CPU 需要的內容大多都能在cache中找到 （稱為訪問命中﹐hit）﹐則可以大大提高系統的性能﹒ 如果以h代表對cache的訪問命中率﹐t1表示cache的周期時間﹐t2表示主存儲器的周期時間﹐ 使用cache和主存儲器的時間為t3﹐則﹕
Cache 的存儲器組織結构与主存儲器不同﹐它以行為基本單元﹒每一行又分為標志項和數据域
兩部分﹒數据域存放著若干數据﹐而標志項則是這一塊數据的地址標識﹒當ＣＰＵ發出對存儲器 的讀命令后﹐其訪問地址先送給cache控制器﹐cache檢查其地址標志符目錄以确定是否有匹配 項﹐若發現匹配項﹐則根据其訪問地址确定是對該行數据塊中的第几項進行讀取﹐然后該項即進 入cache的數据寄存器﹒如果沒有命中﹐則去主存儲器讀取數据﹐這時不僅只是讀該地址指定的存 儲單元而且把其相鄰的Ｋ－１個單元（Ｋ是cache中一行所能保存的數据單元個數）的內容都讀入 cache中保存﹒因為根据局部性原理﹐這一數据很有可能被ＣＰＵ訪問﹒同時把指定的存儲單元內 容送入ＣＰＵ﹒如果cache存儲器已滿﹐還要根据某种淘汰算法從cache中清除一行以存放該數据 塊﹒
t3 = h*t1+(1-h)*t2 其中（1-h)稱為失效率﹒假設cache的速度是主存儲器10倍的話﹐即t1=0.1*t2﹐當訪問命中率為 0.99時﹕ t3 = 0.99*0.1t2+0.01t2=0.109t2 可見﹐當cache的訪問命中率很高時﹐系統的存儲器訪問速度遠高于主存儲器而已經接近cache. 當訪問命中率h = 0.90時﹕ t3 = 0.90*01t2+0.1t2=0.19t2 系統的平均存儲周期与命中率有很密切的關系﹐命中率的提升即使很小也能導致系統性能較大的 改善﹒ 7.3.2 Cache的結 的結 构
信号定义 RAS/ (Input): Row address strobe. 行地址选择 CAS/ (Input): Column address strobe. 列地址选择 W/ (Input): Read/Write control. 读写控制 A0-An (Input): Multiplexed pins for Row and Column addresses. 行列地址分时复用管脚。 D0-Dn (Input): Data input pins. 数据输入 Q0-Qn (Output): Data output pins. 数据输出
RDRAM（Rambus DRAM） （ ） RDRAM(存储器总线式动态随机存储器)是Rambus公司开发的具有系统带宽、芯片到芯片接 口设计的新型DRAM，它能在很高的频率范围下通过一个简单的总线传输数据，同时使用低电压 信号，在高速同步时钟脉冲的两边沿传输数据。DRAM采用2字节、16位宽的数据总线，而且 RDRAM用double-pumped的操作，double-pumped意味着时钟在脉冲的上升边和下降边都有数据传 向RDRAM，在这一点上和DDR SDRAM类似。RDRAM虽然比SDRAM的64bit窄，但其时钟频率 要高得多，目前主要有266MHz、356MHz和400Mhz等几种频率，主要以400Mhz为主，由于是 Double-pumped方式工作，所以实际工作频率要翻倍，因此对应的就称之为PC600、PC700以及 PC800。RDRAM能提供的带宽为： PC600 RDRAM : 266 MHz x 2 Bytes × 2 ＝ 1064 MB/s = 1.064 GB/s PC700 RDRAM : 356 MHz x 2 Bytes × 2 ＝ 1424 MB/s = 1.424 GB/s PC800 RDRAM : 400 MHz x 2 Bytes × 2 ＝ 1600 MB/s = 1.6 GB/s
7.3.3 Cache的映射机制 的映射机制
當 CPU 發出訪問存儲器請求后﹐存儲器地址要先被送到cache中以确定所需數据是否在cache 中﹐若有則直接對cache進行訪問﹒這個過程稱為cache的地址映射（mapping).為了适應cache存儲 器的及高的存取速率﹐這個過程也必須在很段的時間內完成﹒常見的映射方式有直接映射﹐相聯 映射和組相聯映射 直接映射 這种方法以隨机存儲器作為cache存儲器﹐硬件電路較為簡單﹐其組織結构如下圖﹕
7.1.4 DDR（double date rate) SDRAM （
DDR SDRAM(Double Data Rate SDRAM)又叫双速率SDRAM，它在SDRAM的基础上，采用 延时锁定环技术提供数据信号对数据进行精确定位，在时钟脉冲的上升和下降沿都可传输数据， 这样DDR SDRAM就在不提高时钟频率的情况下，使数据传输率提高了一倍。在100MHz下， DDR SDRAM理论上可提供100MHz×2×8Byte=1.6GB/s的数据传输率。在133MHz下可达到 2.1GB/s，具有非常诱人的前景。 韩国Hynix semiconductor(原现代电子)推出了计算机绘图用128Mb(4M×32)DDR SDRAM，这 种产品采用0.16微米制造工艺、FBGA封装技术，时钟速度最高可达375MHz，处理速度可达7亿 5000万次/秒(如按现有DDR266、DDR333的概念推算、现代电子这款新型内存就相当于 “DDR750”)。 特征: 特征 VDD= +2.5V+0.125V 双向源同步数据传送（一周期能传送两笔数据） 两路时钟信号（CK&CK#） VIO=2.5V（采用SSTL-2） BGA封装
第七章 主存储 器 存储器体系由分布在计算机各个不同部件的多种存储设备组成：寄存器，内部存储器（主存储
器），外部存储器（辅助存储器）。 FPM EDO DRAM SDR SDRAM DDR SDRAM RAM RDRAM SRAM 主存储器 MROM(Mask read only memory)
PROM (Programmable ROM) ROM EPROM(Erasable PROM)
7.3 Cache 存儲器
設置 Cache 的目的在于提高 CPU 的數据輸入和輸出的速率﹐突破 CPU 和存儲体系的數据帶 寬限制﹒告訴存儲器能以較高的速率進行數据訪問﹐但因為其价格高昂﹐如果計算机的主存儲器 完全由這种高速的存儲器构成則會大大的增加計算机的成本﹐通常在 CPU 和主存儲器之間設置小 容量的高速存儲器 Cache﹐通過优化調度算法﹐系統的性能會大大的增加﹒
7.1.3SDRAM（Synchronous Dynamic Random Access （ Memory） ）
同步動態隨机記憶體(SDRAM) , 是一種所有讀取及寫入資料動作都由一同步訊號 (Clock)觸 發 , 可提供比EDO DRAM更高效能的存取﹒SDRAM与傳統動態記憶體主要的不同乃在於 SDRAM具有下列特性： * SDRAM使用一同步時脈(Clock)輸入, 達到使一切讀取及寫入資料動作均與系統同步, 而傳統 動態記憶 體是透過控制RAS#, CAS# 訊號的波形相位,達到控制記憶體的讀取及寫入資料動作及刷新 * 爆發模式中,當在讀取週期時, 系統給予第一筆資料位址 ,SDRAM內建之位址產生器(Column Address Generator)將自動產生下一筆資料的位址, 所以系統可連續讀取數筆資料並提高讀取速度 . * 外型 狀態暫存器(Mode Register) 可調整SDRAM的運作模式 外型:
2n-prefetch 读出装置方快 图
2n-prefetch 写入装置方快 图
7.2工作频率和带宽 工作频率和带宽
SDR SDRAM SDR SDRAM我们一般习惯称为SDRAM，是采用8字节、64位的并行数据总线，是一种单 数据传输率(SDR，Single Date Rate，单数据率)，工作频率为100MHZ（PC100）或 133MHz （PC133），仅在时钟脉冲的上升边传输数据，这样实际的有效频率就是100MHZ或133MHz。 显然SDRAM能提供的带宽为： PC100 SDRAM : 100 MHz x 8 Bytes × 1 ＝ 800 MB/s = 0.8 GB/s PC133 SDRAM : 133 MHz x 8 Bytes × 1 ＝ 1064 MB/s = 1.064 GB/s DDR SDRAM 在同步动态读写存储器SDRAM的基础上，采用DLL（Delay－Locked Loop，延时锁定环）技 术提供数据选通信号对数据进行精确定位，在时钟脉冲的上升沿和下降沿都可传输数据，因此命 名为DDR SDRAM（Double Date Rate，上下行双数据率SDRAM）。DDR可以在不提高时钟频率 的情况下，使数据传输率提高一倍，冲破了自80386以来的总线-内存系统瓶颈。同SDR SDRAM 一样，DDR SDRAM也是采用64位的并行数据总线，DDR SDRAM则分PC1600和PC2100两种，分 别对应于工作于100MHz (实际相当于200MHz)和133MHz（实际相当于266MHz）下。DDR DRAM能提供的带宽为： PC1600 SDRAM : 100 MHz x 8 Bytes × 2 ＝ 1600 MB/s = 1.6 GB/s PC2100 SDRAM : 133 MHz x 8 Bytes × 2 ＝ 2128 MB/s = 2.128 GB/s
168脚 脚 SDRAM
管脚定义: 管脚定义 A[n:0] (Input): Address pins. 地址线管脚 CLK (Input): Master clock input. 主时钟输入 CKE (Input): CLK enable 当CKE为高时,激活CLK.为低时,使CLK无效 RAS/ (Input): Row address strobe. 行地址选择 CAS/ (Input): Column address strobe. 列地址选择 CS/ (Input): Selects chip when active. 片选 WE/ (Input): Write enable . 写许可 DQM (Input): DQ mask. 数据遮罩,高电平有效,在读模式中控制数据输出缓存,在写过程中屏蔽数 , , , 据写入 DQ(x:0) (Input/Output): Data I/O pins 数据输入输出脚
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DDR SDR和SDR SDR比较表 和 比较表
2n-prefetch architecture 提起DDR,就要说到2n-prefetch architecture ,正是由于采用2n-prefetch architecture,DDR才能在一 个时钟周期内传送两次数据.采用了2n-prefetch的DDR的内部数据线是外部数据线的两倍,着就意味 着外部数据传输率将可以是内部列地址访问速率的两倍