微处理器总线与时序
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S6始终为低电平 S5是标志寄存器（PSW）的中断允许标志位IF的当前状态 S3和S4用来指示当前正在使用的段寄存器
微处理器总线与时序
（一）、两种工作模式公共引脚定义 （cont.）
S4和S3的功能
S4
S3
0
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段寄存器 当前正在使用ES 当前正在使用SS 当前正在使用CS，或未 用任何段寄存器 当前正在使用DS
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VCC A15 A16/S3 A17/S4
A18/S5 A19/S6 SS0 (HIGH)
MN/MX
RD
HOLD (RQ/GT0) HOLA (RQ/GT1) WR (LOCK) M/IO (S2) DT/R (S1) DEN (S0) ALE (QS0)
期 一个最基本的总线周期由4个时钟周期组成 如果想延长总路线周期，则在T3和T4之间可插入1~N个等待周期
TW来延长总线周期。
微处理器总线与时序
一、8086/8088的时钟和总线周期 （cont.）
典型的BIU总线周期波形图
CLK
地址/数据总线 地址/数据总线
总线周期
空闲周期
TI
T2
T3,TW
第五章 微处理器总线操作与时序
微处理器总线与时序
第五章 微处理器总线操作与时序
总线概述 Intel 8086/8088总线操作与时序 微机系统总线技术
微处理器总线与时序
第一节 总线概述
总线的分类 总线的主要性能 总线的发展
微处理器总线与时序
一、总线的分类
（1）片内总线：为CPU内部总线. （2）芯片总线：一般直接印刷在电路板上，用于连接各
T4
TI
//
缓冲
浮空
地址输出
数据输入
地址输出
数据输出
总线周期
//
TI
T2
T3
//
读周期 写周期
图5-2 典型的BIU总线周期波形图
微处理器总线与时序
二、 8086/8088工作模式与处理器总线
两种工作模式公共引脚定义 最小模式和处理器总线结构 最大模式和处理器总线结构
微处理器总线与时序
（一）、两种工作模式公共引脚定义
INTA (QS1) TEST READY RESET
（b）8088引脚图
（一）、两种工作模式公共引脚定义 （cont.）
1 ．地址/数据总线
AD15～AD0 ：分时复用地址/数据总线
A19/S6～A16/S3 ：分时复用的地址/状态信号线
存储读写操作总线周期的T1状态输出高4位地址A19～A16 对I/O接口输入输出操作时，这4条线不用，全为低电平 在总线周期的其他T状态，这4条线用来输出状态信息
AGP PCI
PCI-X
1990’s
PCI Express 2000’s
微处理器总线与时序
第二节 Intel 8086/8088总线操作与时序
8086/8088的时钟和总线周期 8086/8088工作模式与处理器总线 8086/8088的总线时序
微处理器总线与时序
一、8086/8088的时钟和总线周期
微处理器总线与时序
M MNN//M MXX
（一）、两种工作模式公共引脚定义 （cont.）
2．控制总线
两种模式下公用的8条控制引脚 ： MN/MX（输入）：工作模式控制线。接+5V时，CPU处于最小
工作模式；接地时，CPU处于最大工作模式。 R D （输出，三态）：读信号，低电平有效。 NMI（输入）：非可屏蔽中断请求输入信号，上升沿有效。 INTR（输入）：可屏蔽中断请求输入信号，高电平有效 。 RESET（输入）：系统复位信号，高电平有效（至少保持四个时
微处理器总线与时序
二、总线的主要性能
总线宽度
指一次能同时传输的数据位数，如16位总线、 32位总线
总线频率
指总线每秒能传输数据的次数
传输速率
指在单位时间内总线可传输的数据总量，用每 秒能传输的字节数来衡量，单位MB/s。
微处理器总线与时序
三、总线的发展
PC/XT
ISA 1980’s
MCA EISA VESAA
种芯片. （3）局部总线：是CPU及其外围芯片与局部资源之间的
信息通道。这些资源可以是主板上的资源，也可以是插在 扩展槽上的功能扩展板的资源，如显卡。PC机的局部总 线包括EISA、VESA、PCI，AGP，PCI-E总线等。 （4）系统总线：也称为板级总线，是用来与扩展槽上的 各扩展板相连接的总线。通常所说的总线就是这种总线。 系统总线包括了局部总线。 （5）通信总线：又称为外总线，用于微机系统与系统之 间，微机系统与外部设备如打印机、磁盘设备或微机系统 和仪器仪表之间的通信通道。
钟周期）。 READY（输入）：准备好信号，来自存储器或I/O接口的应答信
时钟周期
CPU的基本时间计量单位，由主频决定 8086的主频为5MHz，1个时钟周期就是200ns
指令周期（Instruction Cycle）
执行一条指令所需要的时间
总线周期 (Bus Cycle)
指令周期划分为一个个总线周期。 当CPU要从存储器或输入输出端口存取一个字节就是一个总线周
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(a) 8086引脚图
VCC AD15 A16/S3 A17/S4
A18/S5 A19/S6
BHE/S7 MN/MX
RD
HOLD (RQ/GT0) HOLA (RQ/GT1) WR (LOCK) M/IO (S2) DT/R (S1) DEN (S0) ALE (QS0)
INTA (QS1) TEST READY RESET
GND
A14 A13 A12 A11
A10 A9 A8
AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
图5-3 8086微/8处08理8的器引总脚线图 与时序 最小模式（最大模式）
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8086/8088的引脚图
GND
AD14 AD13 AD12 AD11
AD10 AD9 AD8
AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
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微处理器总线与时序
（一）、两种工作模式公共引脚定义 （cont.）
S4和S3的功能
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VCC A15 A16/S3 A17/S4
A18/S5 A19/S6 SS0 (HIGH)
MN/MX
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HOLD (RQ/GT0) HOLA (RQ/GT1) WR (LOCK) M/IO (S2) DT/R (S1) DEN (S0) ALE (QS0)
期 一个最基本的总线周期由4个时钟周期组成 如果想延长总路线周期，则在T3和T4之间可插入1~N个等待周期
TW来延长总线周期。
微处理器总线与时序
一、8086/8088的时钟和总线周期 （cont.）
典型的BIU总线周期波形图
CLK
地址/数据总线 地址/数据总线
总线周期
空闲周期
TI
T2
T3,TW
第五章 微处理器总线操作与时序
微处理器总线与时序
第五章 微处理器总线操作与时序
总线概述 Intel 8086/8088总线操作与时序 微机系统总线技术
微处理器总线与时序
第一节 总线概述
总线的分类 总线的主要性能 总线的发展
微处理器总线与时序
一、总线的分类
（1）片内总线：为CPU内部总线. （2）芯片总线：一般直接印刷在电路板上，用于连接各
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TI
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缓冲
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地址输出
数据输入
地址输出
数据输出
总线周期
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图5-2 典型的BIU总线周期波形图
微处理器总线与时序
二、 8086/8088工作模式与处理器总线
两种工作模式公共引脚定义 最小模式和处理器总线结构 最大模式和处理器总线结构
微处理器总线与时序
（一）、两种工作模式公共引脚定义
INTA (QS1) TEST READY RESET
（b）8088引脚图
（一）、两种工作模式公共引脚定义 （cont.）
1 ．地址/数据总线
AD15～AD0 ：分时复用地址/数据总线
A19/S6～A16/S3 ：分时复用的地址/状态信号线
存储读写操作总线周期的T1状态输出高4位地址A19～A16 对I/O接口输入输出操作时，这4条线不用，全为低电平 在总线周期的其他T状态，这4条线用来输出状态信息
AGP PCI
PCI-X
1990’s
PCI Express 2000’s
微处理器总线与时序
第二节 Intel 8086/8088总线操作与时序
8086/8088的时钟和总线周期 8086/8088工作模式与处理器总线 8086/8088的总线时序
微处理器总线与时序
一、8086/8088的时钟和总线周期
微处理器总线与时序
M MNN//M MXX
（一）、两种工作模式公共引脚定义 （cont.）
2．控制总线
两种模式下公用的8条控制引脚 ： MN/MX（输入）：工作模式控制线。接+5V时，CPU处于最小
工作模式；接地时，CPU处于最大工作模式。 R D （输出，三态）：读信号，低电平有效。 NMI（输入）：非可屏蔽中断请求输入信号，上升沿有效。 INTR（输入）：可屏蔽中断请求输入信号，高电平有效 。 RESET（输入）：系统复位信号，高电平有效（至少保持四个时
微处理器总线与时序
二、总线的主要性能
总线宽度
指一次能同时传输的数据位数，如16位总线、 32位总线
总线频率
指总线每秒能传输数据的次数
传输速率
指在单位时间内总线可传输的数据总量，用每 秒能传输的字节数来衡量，单位MB/s。
微处理器总线与时序
三、总线的发展
PC/XT
ISA 1980’s
MCA EISA VESAA
种芯片. （3）局部总线：是CPU及其外围芯片与局部资源之间的
信息通道。这些资源可以是主板上的资源，也可以是插在 扩展槽上的功能扩展板的资源，如显卡。PC机的局部总 线包括EISA、VESA、PCI，AGP，PCI-E总线等。 （4）系统总线：也称为板级总线，是用来与扩展槽上的 各扩展板相连接的总线。通常所说的总线就是这种总线。 系统总线包括了局部总线。 （5）通信总线：又称为外总线，用于微机系统与系统之 间，微机系统与外部设备如打印机、磁盘设备或微机系统 和仪器仪表之间的通信通道。
钟周期）。 READY（输入）：准备好信号，来自存储器或I/O接口的应答信
时钟周期
CPU的基本时间计量单位，由主频决定 8086的主频为5MHz，1个时钟周期就是200ns
指令周期（Instruction Cycle）
执行一条指令所需要的时间
总线周期 (Bus Cycle)
指令周期划分为一个个总线周期。 当CPU要从存储器或输入输出端口存取一个字节就是一个总线周
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(a) 8086引脚图
VCC AD15 A16/S3 A17/S4
A18/S5 A19/S6
BHE/S7 MN/MX
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HOLD (RQ/GT0) HOLA (RQ/GT1) WR (LOCK) M/IO (S2) DT/R (S1) DEN (S0) ALE (QS0)
INTA (QS1) TEST READY RESET
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AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
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8086/8088的引脚图
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