第8章 触发器及时序逻辑电路分析
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= 0，同J
J = 0，K
= 1，同J
J=K=1 翻转（变）
J=K=
0 不变
波形图
CP J K
Rd Sd
设输出端初态为 0
Q
R置0
S置1
4．JK触发器特征方程
特征方程是输出次态与输入端及触发器原态的关系式，由 JK触发器的状态表可写出其特征方程为：
Qn1 J Qn + KQn （CP下降沿有效）
时都无效时保持，同时都有效时不允许。
2. 逻辑功能描述方式
（1）功能表（特性表）
Rd Sd
00 01 10 11
Q n+1 功能说明
X
不允许
0
置0
1
置1
Qn
保持
Q
Q
SR
Sd
Rd
总之：RS触发器，R端有效时置Q为0， S端有效时置Q为1，RS不允许同时有效。
(2) 波形图
Sd Rd
Q
Q
设触发器初始状态为0： Sd
4Q 13
4S
Q1 Q2 Q3 Q4
8
第二节 常用触发器 一、 JK触发器
1.符号及集成电路管脚
Q
Q
TTL主从JK触发器74LS112
1J C1 IK
J CP K
2．JK触发器逻辑功能
JK触发器74LS112的状态表
CP
J
下降沿
0
下降沿
0
下降沿
1
下降沿
1
K
Qn+1
功能说明
0
Qn
保持不变
1
0 置0（跟J相同）
1.功能分析
01 Q
S d Rd 1 Qn+1 = Qn“保持”
Q 10
S d 1, Rd 0
Qn+1 = 0 0 态
（置0）
G1 &
10
Sd
&G2
10
Rd
S d 0, Rd 1 Qn+1 = 1 1 态
（置1）
S d Rd 0 Qn和Qn 均为1态
（不允许）
总之：Rd、S d低电平有效，Rd 有效则置0，S d 有效则置1，同
0
100
1
01 10 11
1
0 不用
注
保持
同步置0
同步置1
翻转 不变 异步置1 异步置0
不允许
*集成TTL主从JK触发器
低电平有效 K K1K2K3
1K 1Q 1Q GND 2K 2Q 2Q 2J
VCC SD RD K3 K2 K1 Q
16 15 14 13 12 11 10 9 74LS76
12345678
14 13 12 11 10 9 8 7472
1234567
1CP 1SD 1RD 1J VCC2CP 2SD 2RD
(a) 74LS76 的引脚图
低电平有效
NC CP J1 J2 J3 Q GND (b) 7472 的引脚图
J J1J2J3
3. 波形图
设输出端初态为 0
CP J K
Q
J = 1，K
第八章 触发器及来自百度文库序逻辑电路
8.1 基本RS触发器 8.2 常用触发器 8.3 寄存器 8.4 计数器
8.1 RS触发器
集成双稳态触发器基本功能 1. 有两个稳定状态(0、1)，两状态可保持不变（记忆）
2. 两状态可以相互转换。（计数） 现态和次态 1. 现态： Q n 触发器接收输入信号之前的状态。 2. 次态： Qn1 触发器接收输入信号之后的状态。 分类
特性方程
Q n1 D CP 上升沿
特性表（CP上升沿时）
D Q n+1 功能
0 0 置0 1 1 置1
例5.3.1 已知维持—阻塞D触发器的输入波形， 画出输出波形图。
二、TTL 集成基本RS触发器 74279、74LS279
Q
Q
SR
S
R
Q
&
&
S1 S2
R
+VCC
RSSRSRSSRS––––––––––11233412341212
1 2 3 5 6 10 11 12 14 15
16
1R
4
1SA
1Q
1SB 2R
74279
2Q
7
233SRSA74LS2793Q 9
3SB 4R
Q
Q
Rd
Q
SR
Q
Sd
Rd
信号同时撤消后, 出现不确定状态
信号不同时撤 消，状态确定
3．集成双稳态触发器性能特点
（1）有记忆功能。触发器具有两个稳定状态， 分别是1和0。如果没有外加触发脉冲作用,原有状态 会保持不变，且触发脉冲消失后状态不会返回.
（2）有计数功能。在外加触发脉冲作用下，触 发器输出状态可以发生翻转，这个性能可以用于记录 脉冲个数。
0
1 置1（跟J相同）
1
Qn
翻转
（1）时钟控制端CP的作用 ① J、K受CP端的控制，所以J、K端叫同步触发端。 ② J、K只在CP下升沿时（或上降沿时）起作用，即下升
沿触发（或上降沿触发）。
逻辑符号中CP端靠近方框边有圈，则是下降沿触发，否 则是上升沿触发。
（2）异步触发端 S D 和RD 的作用 S D 和RD的作用与RS触发器一样，S D 置1，R D置0。
二、D触发器
1. D触发器符号及集成芯片简介 CT4074（74LS74）管脚排列和逻辑符号如图
CP为时钟输入端，由符号可知其上升沿触发；D为同步输入端；
RD和 S D 为直接置位端（异步），低电平有效。
Q
Q
符号 1D C1
D CP
功能： CP 上升沿 时刻有效，这时D等于什么， Qn+1就等于什么。
即 S D =0（有效）则Q直接为1状态；R D有效，则Q直接为0状态。
S D 和 R D不受CP控制，所以叫异步触发端。 S D 和R D 通常用来设置初始状态。
（3）同步触发端J、K的作用。 CP下降沿时，J=K=0，Q不变；J=K=1，Q变；J≠K，
Qn+1=J。所以，J、K端的功能可概括成一句话：
特征方程用于分析触发器组成的电路比较方便。
[例8-1] JK触发器连接如图8-5(a)所示，试画出4个CP脉 冲作用下的输出波形。
图8-5 例题8-1图 (a) 例题接线图 (b) 例题题解图 解：由连接图可知：异步触发无效，J=K=1，所以，每次CP 下降沿应该翻转。设触发器初始状态为0，画出输出波形如图 8-5(b)所示。
“ 在CP下降沿时，J、K的作用是高变，低不变， 一高一低随J变 。”
JK
00 00 01 01 10 10 11 11
*特 性 表
Q n RD SD CP
00 0 10 0 00 0 10 0 00 0 10 0 000 10 0
Q n+1
0 1 0 0 1 1 1 0
000
1. 按电路结构和工作特点：基本、同步、主从和边沿。
2. 按逻辑功能分： RS、JK、D 和 T(T )。
3. 其他： TTL 和 CMOS，分立和集成。
一、电路及符号
Q
Q
Q
Q
&
&
SR
Sd
Rd
Sd
Rd
Q=0 0态 Q=1
Q=1 Q=0
1态
电路中有反馈，所以，输出状态与电 路本身的状态有关。
二、功能描述
J = 0，K
= 1，同J
J=K=1 翻转（变）
J=K=
0 不变
波形图
CP J K
Rd Sd
设输出端初态为 0
Q
R置0
S置1
4．JK触发器特征方程
特征方程是输出次态与输入端及触发器原态的关系式，由 JK触发器的状态表可写出其特征方程为：
Qn1 J Qn + KQn （CP下降沿有效）
时都无效时保持，同时都有效时不允许。
2. 逻辑功能描述方式
（1）功能表（特性表）
Rd Sd
00 01 10 11
Q n+1 功能说明
X
不允许
0
置0
1
置1
Qn
保持
Q
Q
SR
Sd
Rd
总之：RS触发器，R端有效时置Q为0， S端有效时置Q为1，RS不允许同时有效。
(2) 波形图
Sd Rd
Q
Q
设触发器初始状态为0： Sd
4Q 13
4S
Q1 Q2 Q3 Q4
8
第二节 常用触发器 一、 JK触发器
1.符号及集成电路管脚
Q
Q
TTL主从JK触发器74LS112
1J C1 IK
J CP K
2．JK触发器逻辑功能
JK触发器74LS112的状态表
CP
J
下降沿
0
下降沿
0
下降沿
1
下降沿
1
K
Qn+1
功能说明
0
Qn
保持不变
1
0 置0（跟J相同）
1.功能分析
01 Q
S d Rd 1 Qn+1 = Qn“保持”
Q 10
S d 1, Rd 0
Qn+1 = 0 0 态
（置0）
G1 &
10
Sd
&G2
10
Rd
S d 0, Rd 1 Qn+1 = 1 1 态
（置1）
S d Rd 0 Qn和Qn 均为1态
（不允许）
总之：Rd、S d低电平有效，Rd 有效则置0，S d 有效则置1，同
0
100
1
01 10 11
1
0 不用
注
保持
同步置0
同步置1
翻转 不变 异步置1 异步置0
不允许
*集成TTL主从JK触发器
低电平有效 K K1K2K3
1K 1Q 1Q GND 2K 2Q 2Q 2J
VCC SD RD K3 K2 K1 Q
16 15 14 13 12 11 10 9 74LS76
12345678
14 13 12 11 10 9 8 7472
1234567
1CP 1SD 1RD 1J VCC2CP 2SD 2RD
(a) 74LS76 的引脚图
低电平有效
NC CP J1 J2 J3 Q GND (b) 7472 的引脚图
J J1J2J3
3. 波形图
设输出端初态为 0
CP J K
Q
J = 1，K
第八章 触发器及来自百度文库序逻辑电路
8.1 基本RS触发器 8.2 常用触发器 8.3 寄存器 8.4 计数器
8.1 RS触发器
集成双稳态触发器基本功能 1. 有两个稳定状态(0、1)，两状态可保持不变（记忆）
2. 两状态可以相互转换。（计数） 现态和次态 1. 现态： Q n 触发器接收输入信号之前的状态。 2. 次态： Qn1 触发器接收输入信号之后的状态。 分类
特性方程
Q n1 D CP 上升沿
特性表（CP上升沿时）
D Q n+1 功能
0 0 置0 1 1 置1
例5.3.1 已知维持—阻塞D触发器的输入波形， 画出输出波形图。
二、TTL 集成基本RS触发器 74279、74LS279
Q
Q
SR
S
R
Q
&
&
S1 S2
R
+VCC
RSSRSRSSRS––––––––––11233412341212
1 2 3 5 6 10 11 12 14 15
16
1R
4
1SA
1Q
1SB 2R
74279
2Q
7
233SRSA74LS2793Q 9
3SB 4R
Q
Q
Rd
Q
SR
Q
Sd
Rd
信号同时撤消后, 出现不确定状态
信号不同时撤 消，状态确定
3．集成双稳态触发器性能特点
（1）有记忆功能。触发器具有两个稳定状态， 分别是1和0。如果没有外加触发脉冲作用,原有状态 会保持不变，且触发脉冲消失后状态不会返回.
（2）有计数功能。在外加触发脉冲作用下，触 发器输出状态可以发生翻转，这个性能可以用于记录 脉冲个数。
0
1 置1（跟J相同）
1
Qn
翻转
（1）时钟控制端CP的作用 ① J、K受CP端的控制，所以J、K端叫同步触发端。 ② J、K只在CP下升沿时（或上降沿时）起作用，即下升
沿触发（或上降沿触发）。
逻辑符号中CP端靠近方框边有圈，则是下降沿触发，否 则是上升沿触发。
（2）异步触发端 S D 和RD 的作用 S D 和RD的作用与RS触发器一样，S D 置1，R D置0。
二、D触发器
1. D触发器符号及集成芯片简介 CT4074（74LS74）管脚排列和逻辑符号如图
CP为时钟输入端，由符号可知其上升沿触发；D为同步输入端；
RD和 S D 为直接置位端（异步），低电平有效。
Q
Q
符号 1D C1
D CP
功能： CP 上升沿 时刻有效，这时D等于什么， Qn+1就等于什么。
即 S D =0（有效）则Q直接为1状态；R D有效，则Q直接为0状态。
S D 和 R D不受CP控制，所以叫异步触发端。 S D 和R D 通常用来设置初始状态。
（3）同步触发端J、K的作用。 CP下降沿时，J=K=0，Q不变；J=K=1，Q变；J≠K，
Qn+1=J。所以，J、K端的功能可概括成一句话：
特征方程用于分析触发器组成的电路比较方便。
[例8-1] JK触发器连接如图8-5(a)所示，试画出4个CP脉 冲作用下的输出波形。
图8-5 例题8-1图 (a) 例题接线图 (b) 例题题解图 解：由连接图可知：异步触发无效，J=K=1，所以，每次CP 下降沿应该翻转。设触发器初始状态为0，画出输出波形如图 8-5(b)所示。
“ 在CP下降沿时，J、K的作用是高变，低不变， 一高一低随J变 。”
JK
00 00 01 01 10 10 11 11
*特 性 表
Q n RD SD CP
00 0 10 0 00 0 10 0 00 0 10 0 000 10 0
Q n+1
0 1 0 0 1 1 1 0
000
1. 按电路结构和工作特点：基本、同步、主从和边沿。
2. 按逻辑功能分： RS、JK、D 和 T(T )。
3. 其他： TTL 和 CMOS，分立和集成。
一、电路及符号
Q
Q
Q
Q
&
&
SR
Sd
Rd
Sd
Rd
Q=0 0态 Q=1
Q=1 Q=0
1态
电路中有反馈，所以，输出状态与电 路本身的状态有关。
二、功能描述