毕业设计(论文)文献翻译

重庆理工大学文献翻译二级学院电子信息及自动化学院班级 108070404学生姓名李显伟学号10807040412基于FPGA新型步进电机控制器硬件实现Daniel Carrica, Senior Member, IEEE, Marcos A. Funes, and Sergio A. González, Member, IEEE 摘要：本文提出了一种新颖的基于现场可编程门阵列的步进电机控制器，这种控制器呈现出了显著的优势。

该系统提供了一种新型算法和可编程逻辑的组合，以达到硬件工作既高速又精确。

关键字：现场可编程门阵列（FPGA），运动控制，步进电机。

Ⅰ.引言在高精度步进电机应用中，使用小步距电动机是非常必要的，其尺寸是由实际需求决定的。

另一个可供选择的技术是微步技术，其电机步长通过控制进一步的减小。

由于微步与很小的位移有关，因此必须由大量微步求得总位移。

而总位移必须在可接受的时间内执行。

因此，微步之间的时间差应该尽量减小。

当以微步的运作方式分度时，控制器和驱动器之间的高速数据传输是必须的。

此外，开环编码器比那些闭环编码器要便宜的多，如果选择开环系统，则必须使用速度分布图，以避免失去步进功能的后果。

图1显示了一台步进电机的基本构成。

它有三个部分：1）速度分布图生成器；2)分度器；3)电流驱动装置。

(1)和(2)被置在了我们称之为控制器的里面。

在速度分布图生成以后，必须由分度器把他们转变为成脉冲时间间隔。

每个分度脉冲意味着电机在一个步进中转子的位置必须增加的量，因此命名其为分度器。

这个模块的功能就是完成从速度到时间的转化。

这个模块可以看作是对电机动作增加量的的控制，而其他类型的电机只可以通过应用速度分布图以电流或电压的形式控制[1],[2]。

图.1.完整控制系统图1中的控制器的实施有两个不同的选择：离线或上线配置。

A离线：在离线配置中，微步的时间比动作[3]和[4]先计算出来了。

速度分布和脉冲之间的时间跨度被计算出来后，存放在一些记忆媒介的硬件中，例如ROM 甚至硬盘。

这些配置有一个缺点，就是它们对组成记忆器和记时器得硬件容量有很严格的要求，这个容量要与电机的数量以及位移的范围与精确度相适应。

B 上线：智能系统通过时间滞后序列产生的算法来执行计算分度器脉冲的操作。

在图2中可以看到一个基本配置的流程图。

这个流程图包含两个主要模块：)(k r V 部分表示速度分布图的建立和)(k t ∆的计算、当前的步骤和接下来一步之间的时间的计算。

也就是，)(k r V 是速度分布图发生器，)(k t ∆是分度器。

因为是用一个单一的方程计算速度分布图和)(k t ∆，因此有一个共同的模块是共享的。

例如，（1）和（2）为梯形分布图[5]表达了一个典型的算法。

a N V a k N V t k )1(2)1(222max 2max )(--+---=∆ （1）)()(1k k t step V ∆= （2） 这儿)(k V 是最终速度，max V 是电机的最高速度，N 是微步的总数，a 是梯形分布图的加速度，)(k t ∆是第k 步的时间。

这些配置以及离线的配置为了获得脉冲分度而利用了计时器。

因此每台电机配置一台计时器是很有必要的，但当必须由一个处理器来控制多台电机的时候，这种方法就往往不令人满意了。

另一个很严重的缺点是计算（1）时需要计算时间c T ，而c T 对速度有影响。

此外，不仅c T 影响（3）中的最大速度，而且计时器分辨率r T 也影响着（3）中的最大速度。

cr T T V +=1max （3） 当计时器的分辨率足够小时，以至于可以摒弃方程中的r T 。

因此，（3）转变为了（4）。

图.2.上线算法cT V 1max ≅ （4） 当速度很高时，标准算法将失效，这主要是因为要计算时间c T 。

为了解决速度max V 的问题，下面提供一个更有效的没有计时器的步进发生程序的新算法。

Ⅱ.算法的提出本节所提出的算法可以解释如下：为了估计时间)(k t ∆，假设)(k t ∆是k n 倍的c T ，则这是一个不使用计时器的测量时间的精确的方法。

因此，在每一次迭代中，所提出的算法要做好以下步骤：1） 使1=k n2）假设c k k T n t ⋅=∆)( （5）其中，k n 是一个正整数。

3）检验：如果假设)(k t ∆允许期望)(k V 。

则，这意味着)()(1k k r t V ∆= （6）其中，)(k r V 是在第k 步进时的速度。

图.3.算法流程图4）如果第三步检验通过，那么执行新的步进。

否则，增加k n 并且重复这一过程。

（2，3和4）1+=k k n n （7）从（5）可以看出，)(k t ∆的分辨率是c T 。

（6）中的等式因为这个分辨率而不可能成立，等式（6）相应的变成了（8）)()(1k k r t V ∆≥ （8） 消除（8）中的则必须减少迭代时间。

因此，一个简单的缩写式（9）就成了首选。

1)()(≥∆⋅k k r t V （9）新算法是基于（5）、（7）和（9）之上的，（5）中的c T 与（4）中的c T 有相同的意义，但是相关的数量更少，因此此处的计算是很简单。

实验表明此种方法计算c T 比传统的算法要小10倍。

图.4.预期速度分布图总括来说，该算法基本上是一定时期的累计直到达到预期速度。

图3.表示了执行（5）、（7）和（9）的一个系统的流程图。

速度分布图模块在之前就已经执行了。

通过（5）可以得到， k n 是一个整数，则新算法的)(k t ∆的分辨率是c T 。

新算法中)(k t ∆分辨率出现了一个速度量化问题，因为在（6）中速度与)(k t ∆是成反比的。

由于)(k t ∆是c T 的整数倍，而且1≥k n ，结果表明，该速度指令有以下特点⎪⎪⎩⎪⎪⎨⎧====⋅=∆=K n n n K V V V T n t V k k k c k k n k 21,,,2max 11max max )( （10）下面举一个例子，图.4显示了从min V 开始到有一个最大速度max V 的梯形分布图。

为了保持预期速度的轨道（在间断线），该系统定义初始值7=k n 。

这个速度7/max V 最接近预期的初速度min V 。

在1t 时刻，k n 变到6，作为一个结论，我们知道会产生更高的速度6/max V 。

在2t 时刻，5=k n产生一个指令速度5/max V 。

然后在6t 时刻，指令速度为max V ，与期望速度分布相等。

当在速度比较高时，)(k t ∆比c T 小，量化的影响更显著。

影响效果也可以解释为中间的速度不能发生在max V 与2/max V 、2/max V 与3/max V 以及3/max V 与4/max V 之间等等。

图.5. 基于FPGA 的控制系统因此，这个算法既不需要计时器，也不需要查找表，并且可以在很高的速度下应用。

它的缺点是量化会产生一定的影响，这个量化取决于c T 的数量。

由目前的DSP 技术，最小6=c T 微妙。

这个c T 的数量在速度大约为15000步进/每秒产生的量化水平为2000步进，这表明了问题的严重性。

Ⅲ. 硬件实现为了减少计算的时间，硬件的实现问题被提了出来。

第二节提出的算法由传统的硬件就很容易实现。

硬件允许多个任务并行执行，因此，可以提供一个有效的并行执行的方法，这个方法可以大大减少计算时间。

例如：分布图发生器、乘法器以及分度器可以分别由不同的模块彼此独立的执行。

这时方程（5）和（9）为（11）所取代，虽然，这意味着算法没有发生改变，但它使得两个乘数变为一个，这就使得高效率的硬件实现起来没有缺点。

在图5.中表示了（5）和（9）的硬件实现，框图表示的是控制器。

计c T 时钟周期的计数器描绘了（5）的执行。

（11）的硬件实现是由乘法器和比较器实现的。

ck R T n V 1≥⋅ （11） 当不等式成立时，产生一个新的步进。

信号随之被传输到驱动程序接口，从而控制脉冲给电机的每个相位驱动。

图5.显示了一个四相位电机。

该硬件实现的时钟周期c T ，等于软件执行第二节中的算法的时间。

该时钟周期c T 决定了控制器的时间分辨率。

因为在硬件实现中，c T 可以在很大程度上得以降低，因此，量化对速度的影响可以忽略不计。

标准的乘法器的执行是由一个组合结构完成的。

这种做法非常好的考虑了c T 时间，因为它提出了一种由逻辑门产生的最小延迟，但它占用了大量的逻辑资源，从而增加了乘数字长度的比例。

例如，一个16×16位的乘积需要占用一个由10000逻辑门组成的FPGA [6],[7]的 90％的逻辑资源。

为了克服FPGA 领域的问题，在[8]和[9]中为乘数按序排出序列。

这种做法可以让一个有效范围减图.6.基于FPGA 系统的位置和速度分布图少10倍，但是却有更大的c T ，如一个16位的乘数就需要配置16个时钟脉冲。

不过对一个40 MHz的时钟来说，c T 时间只有400纳秒了，对于系统仍然可以忽略不记。

作为一个结论，采用连续乘数时，在一个FPGA 系统中，算法的实现有6000个逻辑门。

生成梯形分布图时也会生成几个参数，如加速度，最小速度和最大速度，以及步进数量。

控制器决定基于这些参数分布图，并生成一个参考分布来驱动步进电机。

于是基于新算法的一个新的控制器的硬件实现提出来了。

新系统提供了一个在简洁的硬件上就可以实现既高速度又高精度的方案。

此外，由于具有弹性和FPGA 实现能减少计算时间的特点，这个控制器可以很容易的实现全步模式、半步模式和微步模式驱动。

Ⅳ. 实验结果为了评价系统的绩效，在一个Xilinx FPGA XC4006－3里执行了提出的算法。

这个装置拥有6000个逻辑门，可以在同步系统时钟频率高达80 MHz 时运行。

实验中使用了一个混合式步进电机。

该电机特点：400步进/转，惯性力矩为13·10-7kg ·m 2，71033-⋅=et T N ·m 。

再没有额外的相联系的工作负荷了。

位置测量的获得是通过增量光学编码器ELAP-E521获得的，ELAP-E521有一个1024脉冲/转的分辨率，其惯性力矩为2.5·10－6kg ·m 2。

这是通过一个惯性力矩为2.3·10－6kg ·m 2的HELICAL-WA25相互联系在一起的。

位置曲线是通过译码器读高分辨率的计时器信号获得的。

通过离线状态的位置来获得速度分布图。

乘数器以一个40 MHz 的时钟率工作，产生一个400纳秒的时间。

800=c T 纳秒是可以接受的，在相应的电机速度里，仍然是可以忽略不计的。

在生成梯形分布图后，步进电机必须建立12000步进位移，该梯形分布图有以下特征：500min =V 步进/s ，6000max =V 步进/s 和最大加速度4200max =a 步进/s 2。