电子设计自动化(第7章)

实现的目标器件，而进行独立的设计。
(4) VHDL语言支持广泛，目前大多数EDA工具几乎 在不同程度上都支持VHDL语言。
7.2 VHDL的基本结构
一个完整的VHDL程序包含实体(ENTITY)、结构 体(ARCHITECTURE)、库(LIBRARY)、程序包 (PACKAGE)和配置(CONFIGURATION)五个部分。下 面以一个实例来说明：例7.1是一个4选1多路选择器的 VHDL语言描述，我们通过这个程序可以归纳出VHDL 程序的基本模块结构。
数据。
7.2.2 结构体(ARCHITECTURE) 结构体是设计实体中的一个组成单元，用于描述 设计实体的内部结构和实体端口间的逻辑关系。结构 体对基本设计单元的输入输出关系可以用行为 (behavior)描述、数据流(dataflow)描述、结构(structure)
描述和混合(mixture)描述四种方式进行描述。
实体端口说明的一般书写格式如下：
PORT([SIGNAL]端口名：模式 数据类型； [SIGNAL]端口名：模式 数据类型； …)；
端口模式用来说明数据、信号通过该端口的方向。 VHDL提供了以下四种端口模式： (1) IN：输入，只读模式。该模式主要用于输入控制 信号、地址、数据和时钟等。 (2) OUT：输出，单向赋值模式。该模式主要用于输
准模块和常规元件存放的库，使用之前要声明。程序
设计中常用的库有以下四种。 1) IEEE库 IEEE库是VHDL设计中最常见的资源库，包含有 IEEE标准的STD_LOGIC_1164、NUMERIC_BIT和
NUMERIC_STD程序包以及其它一些支持工业标准的
程序包。
2) VITAL库 VITAL库是除IEEE库外另一个广泛使用的资源库。 这个库中包含预定的时序程序包(VITAL_TIMING)和 基本元件程序包(VITAL_PRIMITIVES)，可提高VHDL 门级时序模拟的精度，因而只在VHDL仿真器中使用。
出控制信号、地址和数据等。
(3) INOUT：双向模式。可以读或写，便于识别信号 的用途、来源和去向。
(4) BUFFER：缓冲模式，实际上是双向端口。可以
读或写，也可以用于反馈，只能有一个驱动源。 VHDL对端口的读写总规则为：只有在端口为IN、 INOUT 或BUFFER时，才能从该端口读数据；只有在 端口为OUT、INOUT或BUFFER时，才能向该端口写
1. 实体结构 根据IEEE标准，一个基本单元实体结构定义如下：
ENTITY 实体名 IS
[GENERIC(类属表)；] [PORT(端口表)；] 实体说明部分； [BEGIN
实体语句部分；]
END [ENTITY] 实体名；
2. 类属(GENERIC)说明
类属参量常以一种说明的形式放在实体或块结构体前 的说明部分。类属为实体和外部环境通信提供一种静态 信息通道，尤其是用来规定实体端口的大小、设计实体 的物理特性和结构体中的总线宽度等等。类属与常数不 同，常数只能从设计实体内部得到赋值，并且不能再改 变，而类属的值可以由设计实体外部提供。
VITAL程序包已经成为IEEE标准。
3) STD库 STD库是设计库，包含STANDARD和TEXTIO标 准程序包。在VHDL应用环境中，随时可调用这两个 程序包中的所有内容。
4) WORK库 WORK库是另一个常见的设计库。它接受用户分析 和修改的设计单元，是VHDL语言的工作库，用于存 放用户设计和定义的一些设计单元和程序包。在实际 应用中也不需要显式说明。
1. 结构体语句格式
根据IEEE标准，结构体的语句格式如下： ARCHITECTURE 结构体名 OF 实体名IS [说明语句] BEGIN
[功能描述语句]
END [ARCHITECTURE] 结构体名；
结构体以“ARCHITECTURE 结构体名OF实体名IS” 开始，以“END [ARCHITECTURE]结构体名;”结束。 实体名必须是设计实体的名字，结构体名可以自由选 择，但一般把结构体的名字取为行为、数据流和结构。 例7.1中的实体名是mux41，结构体名是choice。注意：
类属说明的一般格式如下： GENERIC([constant]常数名：数据类型[:=设定值]；
[constant]常数名：数据类型[:=设定值]；
…)；
3. 端口说明 端口(PORT)说明语句是对一个设计实体界面的说明。
其端口表部分对设计实体与外部电路的接口通道进行
了说明，其中包括对每一接口的输入输出模式(MODE) 和数据类型(TYPE)进行了定义。
7.1.1 VHDL语言的起源 VHDL语言起源于1983年，1986年IEEE标准化组 织开始工作，讨论VHDL语言标准。1987年12月IEEE 接受VHDL为标准HDL，这就是IEEE Std.l0761987(LRM87)。1993年IEEE对VHDL重新修订，增加
了一些功能，公布了新的标准版本IEEE Std.1076-1993
p：OUT STD_LOGIC)；
END ENTITY mux41；
--输出端口说明
ARCHITECTURE choice OF muxL able：STD_LOGIC_VECTOR(1 DOWNTO 0)；
BEGIN
able<=sel； PROCESS(able) --进程
2. 库的用法 在VHDL设计中，库说明语句放在实体单元前面。
LIBRARY字句使列出名字的库中的所有资源可见。这
样，在设计实体内的语句就可以使用库中的数据和文 件。VHDL语言允许在一个设计实体中同时打开多个
不同的库，但库与库之间必须是相互独立的。
例7.1中最前面的两条语句： LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
表示先打开IEEE库，再打开此库中的 STD_LOGIC_1164程序包的所有内容。由此可见，在 实际使用中，库以程序包集合的方式存在，具体调用 的是程序包中的内容。
第一种：
USE 库名.程序包名.项目名； 作用：向本设计实体开放指定库中的特定程序包 内所选定的项目。 例 如 ： USE
个结构体中可以包含一个或一个以上的进程和其它语
句结构(块和进程语句将在7.6节中详细讲解)；最后是 配置说明。
7.2.1 实体(ENTITY) 实体是VHDL程序的一个基本设计单元，它可以单独
编译，并且可以并入设计库。其功能是对设计实体与外
部电路进行接口描述，例如它可以对一个门电路、一个 芯片、一块电路板乃至整个系统进行接口描述。
BEGIN
CASE able IS WHEN "00"=> p<=a；
WHEN "01"=> p<=b；
WHEN "10"=> p<=c；
WHEN "11"=> p<=d； WHEN OTHERS=>NULL；
END CASE；
END PROCESS； END choice；
设计实体(DESIGN ENTITY)
IEEE.STD_LOGIC_1164.RISING_EDGE；
表明向当前设计实体开放了STD_LOGIC_1164程序 包中的RISING_EDGE函数。
第二种： USE 库名.程序包名.ALL；
作用：向本设计实体开放指定库中特定程序包内
所有的内容。
7.2.4 程序包(PACKAGE) 程序包是一个设计单元，包含有可用于其它设计单
(LRM93)。
7.1.2 VHDL语言的特点 VHDL主要用于描述设计复杂数字系统的结构、行为、 功能和接口。它在进行工程设计方面有很多优点： (1) 与其它的硬加描述语言相比，VHDL语言描述能力 更强，从而决定了它成为系统设计领域最佳的硬件描述
语言。
(2) VHDL语言技术完备，具有丰富的仿真语句和库 函数，而且还支持同步电路、异步电路和其它电路的 设计。 (3) VHDL语言方法灵活，对设计的描述具有相对独 立性。设计者可以不懂硬件结构，可以不管最终设计
第7章 VHDL语言基础
7.1 VHDL概述 7.2 VHDL的基本结构
7.3 VHDL的数据及文字规则
7.4 VHDL的操作符(Operator) 7.5 VHDL的顺序语句(Sequential Statement) 7.6 VHDL的并行语句(Concurrent Statement)
7.1 VHDL 概 述
库、程序包(LIBRARY)
实体(ENTITY) 结构体(ARCHITECTURE) 进程(PROCESS) 或其他结构
配置(CONFIGURATION)
图7.1 VHDL程序的基本结构示意图
从例7.1的描述可以看出，一个最基本的VHDL程序
由三部分组成：库说明(LIBRARY)、实体说明 (ENTITY)和结构体说明(ARCHITECTURE)，其它的结 构层次可根据需要选用。一个程序只能有一个实体， 但可以有多个结构体。 实际上，一个相对完整的程序有比较固定的结构， 如图7.1所示。首先是库和程序包说明；然后是实体描 述，在实体中又包含一个或多个结构体，并且在每一
说 明 语 句
块 语 句
进 程 语 句
图7.2 结构体内部构造图
2. 结构体说明语句 结构体的说明语句必须放在关键词
“ARCHITECTURE”和“BEGIN”之间，用于对结构体
内部的功能描述语句中将使用的信号(SIGNAL)、数据 类型(TYPE)、常数(CONSTANT)、元件 (COMPONENT)、函数(FUNCTION)和过程 (PROCEDURE)等进行说明。
(1) 采用多个块的子模块方式；
(2) 采用多个进程的子模块方式； (3) 采用多个信号赋值的子模块方式； (4) 采用多个子程序的子模块方式； (5) 采用多个元件例化的子模块方式。