VHDL集成电路第二章

•I/O控制块负责I/O的电气特性 比如可以设定某引脚为输入/输出/双 向; 输出时为集电极开路输出、三态 ; 输出等。
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全局信号
如: 图2-16中左上角的INPUT/GCLK1， INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全 局时钟，清零和输出使能信号，这几个信号 有专用连线与PLD中每个宏单元相连，信号 到每个宏单元的延时相同并且延时最短。
宏单元结构具有以下几个方面的特点：
（1)提供时序逻辑需要的触发器或寄存器，并且 可以进行各种组态。 (2)提供各种形式的I/O方式。 (3)提供内部反馈信号，控制输出的逻辑极 性。 (4)分配控制信号，如寄存器的时钟和复位 信号、三态门的输出与或阵 列是否可编程分为三类： (1)与固定、或编程：PROM； (2)与或全编程：PLA； (3)与编程、或固定：PAL、GAL。
2.5 CPLD与FPGA的比较 与 的比较
（1）在结构工艺方面 （2）规模和逻辑复杂度 CPLD 规模小，寄存器少，适应于中小规模电路 设计；内部还可能集成简单的IP硬核；（如：时 钟管理） FPGA规模大，有大量的寄存器，可以设计CPU、 DSP等大型电路设计；内部还可能集成了IP硬核； （如：时钟管理，乘法器，存储器块等等） （3）编程和配置 （4）功率消耗 （5）使用和保密性
A1
A0
A1 A1
A0 A 0
F1
F0
图2-10 PLA的逻辑阵列图 的逻辑阵列图
2.2.5 PAL
可编程阵列逻辑PAL也是与或阵列结构，但仅 与阵列可以编程，或阵列是固定的，其逻辑结 构图如图2-11所示。
图2-11 PAL的结构 的结构
由于PAL的或阵列是固定的，一般用图 的或阵列是固定的，一般用图2-12表示 表示PAL的 由于 的或阵列是固定的 表示 的 结构。 结构。
图2-19 FLEX 10K系列的内部结构 系列的内部结构
1.逻辑阵列块LAB 逻辑阵列块LAB由8个逻辑单元LE（Logic Element）、两条专用 高速通路（进位链和级联链）、1个局部互连通道和三个多路选 择器组成。 2 嵌入式阵列块EAB（Embedded Array Block ） 嵌入式阵列块EAB是输入和输出端都带有寄存器的非常灵活的 RAM块，它的功能是可以实现通用阵列逻辑、各种不同存储的 RAM，也可以用来实现复杂的逻辑功能，如能够方便地构成乘 法器、加法器、纠错电路等模块，并由这些功能模块进一步构成 诸如数字滤波器和微控制器等功能的系统。
3）可编程寄存器（Programmable Register） 图2-17中有一个可编程D触发器，它的时钟，清零输入都可 以编程选择，既可以使用专用的全局清零和全局时钟，也 可以使用内部逻辑（乘积项阵列）产生的时钟和清零。 4）数据选择器 图2-17中含有4个数据选择器，即复位信号选择器 （Clear Select）、时钟/使能信号选择器 （Clock/Enable Select）、快速输入选择器（Fast Input Select）和旁路选择器（Register Bypass）。
2.2.2 PLD的表示方法 的表示方法
1.互补输入缓冲电路 PLD中互补输入缓冲电路可用如图2-3（a）所示的符号来表 示，它等效与图2-3（b）的逻辑结构，即它的输出分别是输 入A的原变量和反变量。
(a) (b) 图2-3 互补输入缓冲电路
2.三态输出缓冲电路 当I/O作为输出端时，常常用到具有一定驱动能 力的三态输出缓冲电路，它具有同相输出和反 相输出两种形式，在PLD的逻辑电路中分别以 图2-4所示的符号表示。
图2-4 三态输出缓冲电路
3.与、或门阵列
表2-2 PLD中常用符号与国际符号对照表 中常用符号与国际符号对照表
阵列中连接关系的表示。 图2-5是PLD阵列中连接关系的表示。十字交叉线 是 阵列中连接关系的表示 表示此二线未连接；交叉线的交叉点上打黑点， 表示此二线未连接；交叉线的交叉点上打黑点，表 示固定连接，即在PLD出厂时已连接；交叉线的交 出厂时已连接； 示固定连接，即在 出厂时已连接 叉点上打叉，表示该点可编程， 叉点上打叉，表示该点可编程，在PLD出厂后通过 出厂后通过 编程，其连接可随时改变。 编程，其连接可随时改变。
2.4.3 常用的 常用的FPGA器件 器件
Altera公司是全球最大的可编程逻辑器件供应商 之一。其主要FPGA产品为：FLEX10K/E、 Cyclone/ CycloneII、Stratix/StratixII这三个系 列。 Xilinx公司是FPGA的发明者，是最大可编程逻辑 器件供应商之一。FPGA产品种类较全，主要有 FPGA Spartan和Virtex这两个系列，代表了FPGA的先 进水平。 • Virtex®-6 FPGAs » Spartan®-6 FPGAs • Virtex-5 FPGAs • Extended Spartan-3A FPGAs • CoolRunner™-II CPLDs
3. 快速互连通道 LE和I/O引脚之间的连接是通过快速互连通道实现的。快 速互连通道遍布于整个器件中，是一系列水平和垂直走向 的连续布线通道。 4.输入/输出单元IOE 器件的I/O引脚是由输入/输出单元IOE驱动的。IOE位于快 速互连通道行和列的末端，包含一个双向的I/O缓冲器和 一个触发器，这个触发器可以用作需要快速建立时间的外 部数据输入寄存器，也可以作为要求快速“时钟到输出” 性能的数据输出寄存器。
图2-12 PAL的常用表示 的常用表示
2.2.6 GAL
常用的GAL芯片有GAL16V8、 GAL20V8等 其内部结构是由 八个输入缓冲器、八个输出反 馈/输入缓冲器、八个输出三态 缓冲器、八个输出逻辑宏单元 OLMC、8×8个与门构成的64 个乘积项，每个与门有32个输 入端、一个时钟输入端CLK （即1脚）和一个输出三态控制 端OE(即11脚)等组成。
基于乘积项的CPLD内部结构如图2-16所示。 它主要由逻辑阵列块(LAB, Logic Array Block、多个 宏单元（Macro cells)、可编程 宏单元（ 连线（PIA，Programmable Interface Array)和 I/O控制块等四部分组成。
•宏单元是PLD的基本结构，由它来实现基 本的逻辑功能。图2-16中阴影部分是多个 宏单元的集合（因为宏单元较多，没有一 一画出）； •可编程连线PIA负责信号传递，连接所有 的宏单元。
图2-13 GAL16V8的逻辑电路图 的逻辑电路图
2.3 CPLD
CPLD的基本工作原理与GAL器件相似， 可以看成是由许多GAL器件合成的逻辑体， 只是相邻块的乘积项可以互借，且每一逻 辑单元都能单独引入时钟，从而可实现异 步时序逻辑。
基于乘积项的CPLD内部结构 图2-16 基于乘积项的 内部结构
图2-7 四输入或阵列表示方法
多输入端的与或阵列也可表示成图2-8所示的形式。 多输入端的与或阵列也可表示成图 所示的形式。 所示的形式 该图的逻辑关系为： 该图的逻辑关系为：Y=AB+BC+CD+AD。 。
图2-8 多输入端的与或阵列表示方法
4.逻辑宏单元
逻辑宏单元结构是指将“与-或”阵列与触发器单 元（包括相应的反馈单元）进行组合来构成器件 的内部逻辑单元。
宏单元Macro cells结构 宏单元 结构
在CPLD中，宏单元是非常重要的逻辑单元， CPLD中 宏单元是非常重要的逻辑单元， 用来实现各种具体的逻辑功能， 用来实现各种具体的逻辑功能，可以独立 地配置成组合逻辑或时序逻辑。 地配置成组合逻辑或时序逻辑。每个宏单 元有逻辑阵列（ Array）、 ）、乘积项选 元有逻辑阵列（Logic Array）、乘积项选 择矩阵（ Matrix）、 择矩阵（Product Term Select Matrix）、 扩展乘积项（Expanders）、 ）、可编程寄存 扩展乘积项（Expanders）、可编程寄存 Register） 器（Programmable Register）和4个数 据选择器（Select）等功能模块组成， 据选择器（Select）等功能模块组成，其 结构图如图2 17所示 所示。 结构图如图2-17所示。
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逻辑阵列块LAB 逻辑阵列块LAB 每16个宏单元可组成一个逻辑阵列块LAB 16个宏单元可组成一个逻辑阵列块LAB 个宏单元可组成一个逻辑阵列块 Block），各个LAB ），各个LAB可通过 （Logic Array Block），各个LAB可通过 可编程连线阵PIA（Programmable 可编程连线阵PIA（ PIA Array） Interconnect Array）和全局总线连接在 一起。 一起。
2.4 FPGA
FPGA使用可编程的查找表LUT（Look Up Table）结构，用静态随机存储器SRAM构 成逻辑函数发生器，它的集成度高于CPLD。 2.4.1 查找表 查找表LUT是现场可编程门阵列的最小逻 辑构成单元，其本质上就是一个基于SRAM 的逻辑函数发生器。
FLEX10K系列器件的结构和工作原理在 Altera的FPGA器件中具有一定的代表性， 这里以此为例介绍FPGA的结构和工作原理。 FLEX10K系列结构主要由逻辑阵列块 （Logic Array Block, LAB）、嵌入式阵 列块（EBA, Embedded Array Block）、 快速通道和I/O单元四部分组成，其内部结 构如图2-19所示。
图2-17 MAX7000系列的单个宏单元结构 系列的单个宏单元结构 示意图
1）逻辑阵列（Logic Array）和乘积项选择 矩阵（Product Term Select Matrix） 2)扩展乘积项包括共享扩展项（Shared Logic Expanders）和并联扩展项 （Parallel Logic Expanders）两部分， 用来补充宏单元的逻辑资源。
第二章 可编程逻辑器件