第4章 存储器
第4章 存储器
2.数据总线匹配和存储器接口
奇 存 储 体 （512KB） 偶 存 储 体 （512KB）
00001H 00003H 00005H · · ·
00000H 00002H 00004H · · ·
FFFFFHH
FFFFEHH
A19～A1
D15～D8
BHE
D7～D0
A0
图4.23 8086的存储体组织
字选择线
。
位 线
T1
C
D
图4.8
单管动态存储元
2. DRAM存储芯片实例（见图4.9）
4.2.3 存储器芯片的读/写时序
tCYC tRAS RAS
CAS
tCAS
地址
行地址 tRCS
列地址 tRCH
tCYC：读周期时间 tRAS：RAS脉冲宽度 tCAS：CAS脉冲宽度 tRCS：读命令建立时间 tRCH：读命令保持时间 tDOH：数据输出保持时间
4.1 存储器系统概述
4.1.0 存储器系统的Cache—主存层次结构
硬件管理
CPU
Cache
主存储器
图4.0 Cache—主存存储层次
4.1.1 存储器分类
1.按存储介质分类 （1）半导体存储器 （2）磁表面存储器 （3）光盘存储器 2.按存取方式分类 （1）随机存储器RAM （2）只读存储器ROM （3）顺序存储器SAM （4）相联存储器 3. 按在计算机中的作用分类 （1）主存储器 （2）外存储器 （3）高速度缓冲存储器（Cache） （4）控制存储器 4. 按信息的可保存性分类
R/W 32K×8
D7～D0
R/W D7 ～D0
图4.26
内存与CPU的连接框图
第四章-存储器04-高速缓冲存储器
Cache 000 001 010 011 100 101 110 111 000 001 010 011 100 101 110 111
调入
4.1、地址映象——直接映像
例2：设一个Cache中有8块，访问主存进行读操作的块地址依次为： 10110、11010、10110、11010、10000、00100、10010， 求每次访问时Cache的内容。
硬件完成功能： 访存地址 转成 Cache地址 辅助存储器
Cache 的全部功能都是 由硬件完成的， 对程序员来说是透明的。
4.1、地址映象
映象：其物理意义就是位置的对应关系，将主存地址变成Cache地址。
常见的映象方式主要有三种： 1）直接映象 2）全相联映象 3）组相联映象
CPU Cache 字 数据总线 字
2位 主存区号标记 00 主存块号 比较 3位 区内块号 100 Cache块号 未命中 访问内存 000 001 010 011 100 101 110 111 块内地址 块内地址
Cache
000 001 010 011 100 101 110 111
调入
块表 000 001 010 011 100 101 110 111
4、高速缓冲存储器（Cache）
考研试题精选：
假设：CPU执行某段程序时，共访问Cache 3800 次，访问主存200 次，已知Cache存取周期为50ns，主存存取周期为250ns。
求：Cache—主存系统的平均存取时间和效率。 解： 系统命中率 h = 3800 / 3800 + 200 = 0.95
Cache
000 001 010 011 100 101 110 111 调入
块表 000 10 001 010 11 011 100 101 110 10 111
计算机组成原理 第 4 章 存储器系统
• 存储单元的编址
• 编址单位：存储器中可寻址的最小单位。 • ① 按字节编址：相邻的两个单元是两个字节。 • ② 按字编址：相邻的两个单元是两个字。
• 例如一个32位字长的按字节寻址计算机，一个 存储器字中包含四个可单独寻址的字节单元。 当需要访问一个字，即同时访问4个字节时，可 以按地址的整数边界进行存取。即每个字的编 址中最低2位的二进制数必须是“00” ，这样可 以由地址的低两位来区分不同的字节。
• 主存储器用于存放CPU正在运行的程序和数据。 主存与CPU之间通过总线进行连接。
地址总线 MAR CPU MDR (k 位) 数据总线 (n 位) R/W MFC
2013-11-4 27
主 存 2k×n 位
主存的操作过程
• MAR：地址寄存器 MDR：数据寄存器
读操作（取操作） 地址 （MAR） AB
2013-11-4
5
(3) 高速缓冲存储器（Cache）
• Cache是一种介于主存与CPU之间用于解 决CPU与主存间速度匹配问题的高速小 容量的存储器。 • Cache用于存放CPU立即要运行或刚使用 过的程序和数据。
2013-11-4
6
2．按存取方式分类
• (1) 随机存取存储器(RAM) • RAM存储器中任何单元的内容均可按其地址随机地 读取或写入，且存取时间与单元的物理位置无关。 • RAM主要用于组成主存。
主存储器的组成和基本操作
地 址 译 码 驱 动 电 路 存 储 阵 列 读 写 电 路 数 据 寄 存 器 数 据 总 线
时序控制电路 R/W
2013-11-4
MFC
图 4-1
主存储器的基本组成 18
微型计算机系统原理及应用 第4章 半导体存储器
17
4．3 半导体只读存储器（ROM）
4.3.1 掩膜式只读存储器ROM ROM制造厂家按用户提供的数据，在芯片制造时
写定。用户无法修改。
18
4.3.2 可编程的只读存储器PROM 只能写入一次。
19
4.3.3 可编程、可擦除的只读存储器EPROM
1. 紫外线擦除的EPROM 进行照射10～20min，擦除原存信息，成为全1状态。
8
2．静态RAM的结构 将多个存储单元按一定方式排列起来，就组成了一个静 态RAM存储器。
9
典型的SRAM 6116：2KB，A0~A10，D0~D7形成 128*16*8（每8列组成看作一个整体操作）的阵列
片选CS# 输出允许 OE#
读写控制 WE#
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典型的SRAM芯片6264 (8KB)
29
存储器芯片的选用
RAM、ROM区别：
–ROM：ROM用来存放程序，为调试方便，多采用EPROM
–RAM：存储器容量不大，功耗较小时，可采用静态RAM；
系统较大，存储器容量很大，功能和价格成为主要矛盾， 要选择动态RAM，这时要考虑刷新问题。
组成存储器模块时，需要考虑的因素主要有：容
量、速度、负载等：
14
2. 双端口RAM举例
CY7C130/131/140/141 1K*8bit高速双端口SRAM A0~A9：地址线 I/O0~I/O7：数据线 CE#：片选 OE#：输出允许线 R/W#：读写控制 BUSY#： INT#：
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存储器的基本组成 半导体存储器的内部结构为例
译码电路： 重合译码方式 存储体：核心。一个 基本存储电路可存入 一个二进制数码
A12 A7 A6 A5 A4 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 Vcc WE CS 2 A8 A9 A 11 OE A 10 CS 1 D7 D6 D5 D4 D3
计算机操作系统第四章-存储器管理
第四章存储器管理第0节存储管理概述一、存储器的层次结构1、在现代计算机系统中，存储器是信息处理的来源与归宿，占据重要位置。
但是，在现有技术条件下，任何一种存储装置，都无法从速度、容量、是否需要电源维持等多方面，同时满足用户的需求。
实际上它们组成了一个速度由快到慢，容量由小到大的存储装置层次。
2、各种存储器•寄存器、高速缓存Cache：少量的、非常快速、昂贵、需要电源维持、CPU可直接访问；•内存RAM：若干(千)兆字节、中等速度、中等价格、需要电源维持、CPU可直接访问；•磁盘高速缓存：存在于主存中；•磁盘：数千兆或数万兆字节、低速、价廉、不需要电源维持、CPU 不可直接访问；由操作系统协调这些存储器的使用。
二、存储管理的目的1、尽可能地方便用户；提高主存储器的使用效率，使主存储器在成本、速度和规模之间获得较好的权衡。
(注意cpu和主存储器，这两类资源管理的区别)2、存储管理的主要功能：•地址重定位•主存空间的分配与回收•主存空间的保护和共享•主存空间的扩充三、逻辑地址与物理地址1、逻辑地址(相对地址，虚地址)：用户源程序经过编译/汇编、链接后，程序内每条指令、每个数据等信息，都会生成自己的地址。
●一个用户程序的所有逻辑地址组成这个程序的逻辑地址空间(也称地址空间)。
这个空间是以0为基址、线性或多维编址的。
2、物理地址(绝对地址，实地址)：是一个实际内存单元(字节)的地址。
●计算机内所有内存单元的物理地址组成系统的物理地址空间，它是从0开始的、是一维的；●将用户程序被装进内存，一个程序所占有的所有内存单元的物理地址组成该程序的物理地址空间(也称存储空间)。
四、地址映射(变换、重定位)当程序被装进内存时，通常每个信息的逻辑地址和它的物理地址是不一致的，需要把逻辑地址转换为对应的物理地址----地址映射；地址映射分静态和动态两种方式。
1、静态地址重定位是程序装入时集中一次进行的地址变换计算。
物理地址= 重定位的首地址+ 逻辑地址•优点：简单，不需要硬件支持；•缺点：一个作业必须占据连续的存储空间；装入内存的作业一般不再移动；不能实现虚拟存储。
计算机组成原理-第4章 存储器-2(cache)
Cache的命中率与cache容量的关系
命中率 1
H
Cache容量
C
块容量与命中率
命中率
H 1
容量大
容量小 BC 块大小
例
• 设Cache的速度是主存的5倍，命中率为 95%，则采用Cache后性能提升多少？
1. 全相联映像
cache
t+c位 m= m=t+c 标记 标记
主存 第0块 第1块
第0块 第1块 … 第 2c-1 块 第 2m- 1 块 …
标记
主存地址
主存字块标记 t+c位 m= m=t+c
字块内地址 b位
“标记位”增多，比较位数增加(m位) •Cache Cache“
数值比较器
• 1位 • 2位
超前控制、流水线控制
：在当前指令执行过程尚未结束时，提前将下一 • 超前控制 超前控制：在当前指令执行过程尚未结束时，提前将下一 条准备执行的指令取出（指令预取） ：实质上是多条指令同时执行。 • 流水线控制 流水线控制：实质上是多条指令同时执行。
– 强调指令的预取和指令的并行执行。 – 必须将指令Cache和数据Cache分开
全关联 0 1 2 3 4 5 6 7 直接映象 0 1 2 3 4 5 6 7 组关联 0 1 2 3 4 5 6 7
Block Frame address
Set Set Set Set 0 1 2 3 1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 2 2 2 2
3. 组相联映象（2 way-set-associated）
第四章存储器管理
考点一内存管理概念一、单项选择题在下面关于存储功能的论述中正确的是（）A.即使在多道程序管理下用户也可以编制用物理地址直接访问内存的程序。
B.内存分配的基本任务是为每道程序分配内存空间，其追求的目的则是提高内存的利用率。
C.为提高内存保护的灵活性，内存保护通常由软件完成。
D.地址映射是指将程序物理地址转变为内存的逻辑地址二、综合应用题1.请列举出逻辑地址和物理地址的两个不同之处。
2.一个进程被换出内存，它就失去了使用CPU的机会。
除了换出内存这种情形，请列举出其它一种情形，进程虽然失去了使用CPU的机会，但它并没有被换出内存。
3.存储管理的主要研究内容是什么？4.什么是动态链接？用何种内存分配方法可以实现这种链接技术？5.某系统把任一程序都分成代码和数据两部分。
CPU知道什么时候要指令（如取指令周期），什么时候要数据（如取数据周期或存数据周期）。
所以，需要两种寄存器（基地址寄存器、界限寄存器），一组用于指令，一组用于数据。
用于指令的是只读的，以便于用户的共享。
请分析这种策略的优缺点。
6.什么是地址的重定位？有哪几种常用的地址重定位的方法？7.在现代计算机系统中，存储器是十分重要的资源，能否合理有效的使用存储器，在很大程度上反映了操作系统的性能，并直接影响到计算机系统作用的发挥。
请问：（1）主存利用率不高主要体现为哪几种形式？（2）可以通过哪些途径来提高主存利用率8.内存保护是否可以完全由软件来实现？为什么？考点二交换与覆盖一、单项选择题1.存储管理方案中，（）可采用覆盖技术。
A.单一连续存储管理B.可变分区存储管理C.段式存储管理D.段页式存储管理2.在存储系统管理中，采用覆盖技术与交换技术的目的是( )。
A.节省主存空间B.物理上扩充主存容量C.提高CPU利用率D.实现主存共存二、综合应用题1.在存储管理中，覆盖和对换技术所以解决的是什么问题？各有什么特点？2请写出你对交换过程和覆盖过程的认识，它们的主要区别有哪些？考点三连续分配管理方式一、单项选择题1.在可变式分区分配方案中，某一作业完成后，系统收回其主存空间并与相邻空闲区合并，为此需要修改空闲区表，造成空闲区域减1的情况是（）。
第4章存储逻辑
4.5.1 字长位数扩展
例：利用64K×8位ROM芯片，设计一个64K×16 位的ROM。 解：两个芯片的地址总线公用，控制总线也公 用，而数据线分成高８位和低８位。
4.5.1 字长位数扩展
例：SRAM字长位数扩展
1M×4位 1M×8位
4.5.2 字存储容量扩展
给定的芯片存储容量较小，不满足设计要求的总 存储容量，此时需要用多片给定芯片来扩展字 数。 方法：数据总线和低位地址总线公用，控制总线 中R/W公用，使能端EN不能公用，它由地址总线 的高位段译码来决定片选信号。 所需芯片数：设计要求存储容量除以已知芯片存 储容量。
3、ROM结构的点阵图表示法
最小项表达式 G3=∑(8,9,10,11,12,13,14,15) G2=∑(4,5,6,7,8,9,10,11) G1=∑(2,3,4,5,10,11,12,13) G0=∑(1,2,5,6,9,10,13,14)
4.3.2 可编程ROM
1、EPROM存储元 2、E2PROM存储元
4.4 FLASH存储器
FLASH存储器也译成闪速存储器，它是高密度非易 失性的读／写存储器。它既有RAM的优点，又有 ROM的优点。 闪速存储器中的存储元，由单个MOS晶体管组 成： 漏极S和源极D，控制栅和浮空栅。
4.4 FLASH存储器
FLASH存储器的基本操作
无电流，读出为0
4.2.2 地址译码方法
存储器按存储矩阵组织方式不同，可分为： 单译 码结构和双译码结构。 1、单译码结构 需要一个译码器。 每个存储元只有一条选择线（字线）。 单译码结构（也称字结构）：每次读／写时，选 中一个字的所有存储元。
4.2.2 地址译码方法
计算机组成原理第四章课后习题及答案唐朔飞完整版
第4章存储器1. 解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。
答：主存：主存储器，用于存放正在执行的程序和数据。
CPU可以直接进行随机读写，访问速度较高。
辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。
Cache：高速缓冲存储器，介于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。
RAM：半导体随机存取存储器，主要用作计算机中的主存。
SRAM：静态半导体随机存取存储器。
DRAM：动态半导体随机存取存储器。
ROM：掩膜式半导体只读存储器。
由芯片制造商在制造时写入内容，以后只能读出而不能写入。
PROM：可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。
EPROM：紫外线擦写可编程只读存储器。
需要修改内容时，现将其全部内容擦除，然后再编程。
擦除依靠紫外线使浮动栅极上的电荷泄露而实现。
EEPROM：电擦写可编程只读存储器。
CDROM：只读型光盘。
Flash Memory：闪速存储器。
或称快擦型存储器。
2. 计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。
答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。
按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。
3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
计算机组成原理4第四章存储器PPT课件精选全文
4.2
11
4.2
请问： 主机存储容量为4GB，按字节寻址，其地址线 位数应为多少位？数据线位数多少位？ 按字寻址（16位为一个字）,则地址线和数据线 各是多少根呢？
12
数据在主存中的存放
设存储字长为64位（8个字节），即一个存 取周期最多能够从主存读或写64位数据。
读写的数据有4种不同长度:
字节 半字 单字 双字
34
3. 动态 RAM 和静态 RAM 的比较
主存
DRAM
SRAM
存储原理
电容
触发器
集成度
高
低
芯片引脚
少
多
功耗
小
大
价格
低
高
速度
慢
快
刷新
有
无
4.2
缓存
35
内容回顾: 半导体存储芯片的基本结构 4.2
…… ……
地
译
存
读
数
址
码
储
写
据
线
驱
矩
电
线
动
阵
路
片选线
读/写控制线
地址线（单向） 数据线（双向） 芯片容量
D0
…… D 7
22
(2) 重合法（1K*1位重合法存储器芯片）
0 A4
0,00
…
0,31
0 A3
X 地
X0
32×32
… …
0址
矩阵
A2
译
0码
31,0
…
31,31
A1
器 X 31
0 A0
Y0 Y 地址译码器 Y31 A 9 0A 8 0A 7 0A 6 0A 5 0
计算机组成原理第4章 存储系统
第四章存储系统4.1概述4.1.1技术指标4.1.2层次结构4.1.3存储器分类存储器是计算机系统中的记忆设备，用来存放程序和数据。
构成存储器的存储介质，目前主要采用半导体器件和磁性材料。
一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，均可以存储一位二进制代码。
这个二进制代码位是存储器中最小的存储单位，称为一个存储位或存储元。
由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器。
根据存储材料的性能及使用方法不同，存储器有各种不同的分类方法。
(1)按存储介质分作为存储介质的基本要求，必须有两个明显区别的物理状态，分别用来表示二进制的代码0和1。
另一方面，存储器的存取速度又取决于这种物理状态的改变速度。
目前使用的存储介质主要是半导体器件和磁性材料。
用半导体器件组成的存储器称为半导体存储器。
用磁性材料做成的存储器称为磁表面存储器，如磁盘存储器和磁带存储器。
(2)按存取方式分如果存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关，这种存储器称为随机存储器。
半导体存储器是随机存储器。
如果存储器只能按某种顺序来存取，也就是说存取时间和存储单元的物理位置有关，这种存储器称为顺序存储器。
如磁带存储器就是顺序存储器，它的存取周期较长。
磁盘存储器是半顺序存储器。
(3)按存储器的读写功能分有些半导体存储器存储的内容是固定不变的，即只能读出而不能写入，因此这种半导体存储器称为只读存储器(ROM)。
既能读出又能写人的半导体存储器，称为随机读写存储器(RAM)。
(4)按信息的可保存性分断电后信息即消失的存储器，称为非永久记忆的存储器。
断电后仍能保存信息的存储器，称为永久性记忆的存储器。
磁性材料做成的存储器是永久性存储器，半导体读写4.2 半导体随机读写存储器主存储器由半导体存储芯片构成，容量较小时可采用SRAM芯片，容量较大时一般采用DRAM芯片。
主存中的固化区采用ROM芯片，包括PROM、EPROM、EEPROM、等。
第4章 存储器管理练习答案
第四章存储器管理一、单项选择题1、存储管理的目的是（C ）。
A.方便用户B.提高内存利用率C.方便用户和提高内存利用率D.增加内存实际容量2、在（ A）中，不可能产生系统抖动的现象。
A.固定分区管理B.请求页式管理C.段式管理D.机器中不存在病毒时3、当程序经过编译或者汇编以后，形成了一种由机器指令组成的集合，被称为（B ）。
A.源程序B.目标程序C.可执行程序D.非执行程序4、可由CPU调用执行的程序所对应的地址空间为（D ）。
A.符号名空间B.虚拟地址空间C.相对地址空间D.物理地址空间5、存储分配解决多道作业[1C]划分问题。
为了实现静态和动态存储分配，需采用地址重定位，即把[2C]变成[3D]，静态重定位由[4D]实现，动态重定位由[5A]实现。
供选择的答案：[1]：A 地址空间 B 符号名空间 C 主存空间 D 虚存空间[2]、[3]： A 页面地址 B 段地址 C 逻辑地址 D 物理地址 E 外存地址 F 设备地址[4]、[5]： A 硬件地址变换机构 B 执行程序 C 汇编程序D 连接装入程序E 调试程序F 编译程序G 解释程序6、分区管理要求对每一个作业都分配（A ）的内存单元。
A.地址连续B.若干地址不连续C.若干连续的帧D.若干不连续的帧7、（C ）存储管理支持多道程序设计，算法简单，但存储碎片多。
A.段式B.页式C.固定分区D.段页式8、处理器有32位地址，则它的虚拟地址空间为（ B）字节。
A.2GBB.4GBC.100KBD.640KB9、虚拟存储技术是（ A）。
A.补充内存物理空间的技术B.补充相对地址空间的技术C.扩充外存空间的技术D.扩充输入输出缓冲区的技术10、虚拟内存的容量只受（ D）的限制。
A.物理内存的大小B.磁盘空间的大小C.数据存放的实际地址D.计算机地址字长11、虚拟存储技术与（A ）不能配合使用。
A.分区管理B.动态分页管理C.段式管理D.段页式管理12、（B ）指将作业不需要或暂时不需要的部分移到外存，让出内存空间以调入其他所需数据。
计算机组成原理第4章 主存储器
4.5 读/写存储器
VDD Xi
静态存储器(SRAM)
其中T1~T4组成两个反相器，构成双稳 态触发器，可存储一位二值信息。T5、 T6两只门控管相当于模拟开关，它们 的栅极接到字线上。由字选择线（行地 址译码器输出Xi ）控制该单元是否被 选中。还有两条位线连接到T5、T6 上 用来传送读写信号，T7、T8的开关状 态控制位线与输入/输出缓冲器间是否 接通,它们的开关状态受列译码器输出 Yj控制。
T3
T4
·
A
T1 T2
B
·
Bj
T8
T6
Bj
T7
D A3
Yj A1
D A2
R/W
I/O
计算机组成与结构
延安大学计算机学院
4.5 读/写存储器
计算机组成与结构
延安大学计算机学院
4.5 读/写存储器
静态存储器(SRAM)
计算机组成与结构
延安大学计算机学院
4.5 读/写存储器
动态存储器（DRAM）
计算机组成与结构
延安大学计算机学院
4.1 主存储器处于全机中心地位
在现代计算机中，主存储器处于全机中心地位，其原 因是：
当前计算机正在执行的程序和数据均存放在存储器中。 DMA(直接存储器存取)技术和输入/输出通道技术，在
存储器与输入/输出系统之间直接传送数据。
共享存储器的多处理机，利用存储器存放共享数据，
EEPROM：可用电擦除的可编程序只读存储器。
Flash Memory: 快擦型存储器(可以整块擦除，也可局部擦除)。
上述各种存储器中，RAM为“易失性存储器”，其余的 称为“非易失性存储器”(断电以后信息不会丢失)。
第四章 存储器管理(1-2)
物理地址空间
Load A data1
100
Load A 200
1100
Load A 1200
编译 连接
data1 3456 200 3456
地址映射
1200 3456 。 。
第四章 存 储 器 管 理
地址映射的方式
静态地址映射： 1）程序被装入内存时由操作系统的连接装入程序完成 程序的逻辑地址到内存地址的转换； 2）地址转换工作是在程序执行前由装入程序集中一次 完成。 假定程序装入内存的首地址为BR，程序地址为VR，内存 地址为MR，则地址映射按下式进行：MR=BR+VR
② 便于实现对目标模块的共享：将内存中的一个模块可 以连接到多个程序中。 ③ 要运行的程序都必须在装入时，全部连接调入内存。
第四章 存 储 器 管 理
3. 运行时动态链接(Run-time Dynamic Linking) 动态链接方式：将对某些模块的链接推迟到执行时才实施， 亦即，在执行过程中，当发现一个被调用模块尚未装 入内存时，立即由OS去找到该模块并将之装入内存， 把它链接到调用者模块上。特点如下： 特点：凡在执行过程中未被用到的目标模块，都不会被调 入内存和被链接到装入模块上，这样不仅可加快程序 的装入过程，而且可节省大量的内存空间。
硬件支持：在动态地址重定位机构中，有一个基地址寄存器BR和一 个程序地址寄存器VR，一个内存地址寄存器MR。
转换过程：MR=BR+VR
第四章 存 储 器 管 理
把程序装入起始地址为100的内存区
0 100
重定位寄存器 1000
…
MOV r1，[50]
0 1000 1100
… …
MOV r1பைடு நூலகம்[50]
第4章存储器讲解解析
15. 设CPU共有16根地址线，8根数据线，并用MREQ（低 电平有效）作访存控制信号，R/W作读/写命令信号（高电平 为读，低电平为写）。现有这些存储芯片： ROM（2K×8位，4K×4位，8K×8位）， RAM（1K×4位，2K×8位，4K×8位）， 及74138译码器和其他门电路（门电路自定）。 试从上述规格中选用合适的芯片，画出CPU和存储芯片的 连接图。要求如下： （1）最小4K地址为系统程序区，4096~16383地址范围为 用户程序区；（2）指出选用的存储芯片类型及数量； （3）详细画出片选逻辑。
由于存储器单 体的存取周期为T， 而CPU的总线访存 周期为（1/8）T， 故体内逻辑要支持 单体的独立工作速 率。因此在SRAM 芯片的外围加了地 址、数据的输入/输 出缓冲装置，以及 控制信号的扩展装 置。
-RD
A15~3
-OE A12~0
-WE
D7~0
8KB SRAM
D7~0 -CE
片选信号扩展
……
3片4K×8位
……
……
A15=1
65535
（2）选片：ROM：4K × 4位：2片； RAM：4K × 8位：3片；
（3）CPU和存储器连接逻辑图及片选逻辑：
+5V
MREQ A15 A14 A13 A12
C B A
G2A
Y0
G2B 74138（3：8）
Y1
G1
Y2 Y3
CPU
A11~0
CS0 4K× 4 ROM 4K× 4 ROM
8KB 1体
A12~0 -Y1
8KB 2体
A12~0 -Y2
8KB 7体
…
……
A12~0 -Y7
操作系统第四章课后答案
操作系统第四章课后答案第四章存储器管理1. 为什么要配置层次式存储器？这是因为：a.设置多个存储器可以使存储器两端的硬件能并行工作。
b.采用多级存储系统，特别是Cache技术，这是一种减轻存储器带宽对系统性能影响的最佳结构方案。
c.在微处理机内部设置各种缓冲存储器，以减轻对存储器存取的压力。
增加CPU中寄存器的数量，也可大大缓解对存储器的压力。
2. 可采用哪几种方式将程序装入内存？它们分别适用于何种场合？将程序装入内存可采用的方式有：绝对装入方式、重定位装入方式、动态运行时装入方式；绝对装入方式适用于单道程序环境中，重定位装入方式和动态运行时装入方式适用于多道程序环境中。
3. 何为静态链接？何谓装入时动态链接和运行时动态链接？a.静态链接是指在程序运行之前，先将各自目标模块及它们所需的库函数，链接成一个完整的装配模块，以后不再拆开的链接方式。
b.装入时动态链接是指将用户源程序编译后所得到的一组目标模块，在装入内存时，采用边装入边链接的一种链接方式，即在装入一个目标模块时，若发生一个外部模块调用事件，将引起装入程序去找相应的外部目标模块，把它装入内存中，并修改目标模块中的相对地址。
c.运行时动态链接是将对某些模块的链接推迟到程序执行时才进行链接，也就是，在执行过程中，当发现一个被调用模块尚未装入内存时，立即由OS去找到该模块并将之装入内存，把它链接到调用者模块上。
4. 在进行程序链接时，应完成哪些工作?a.对相对地址进行修改b.变换外部调用符号6. 为什么要引入动态重定位?如何实现?a.程序在运行过程中经常要在内存中移动位置，为了保证这些被移动了的程序还能正常执行，必须对程序和数据的地址加以修改，即重定位。
引入重定位的目的就是为了满足程序的这种需要。
b.要在不影响指令执行速度的同时实现地址变换，必须有硬件地址变换机构的支持，即须在系统中增设一个重定位寄存器，用它来存放程序在内存中的起始地址。
程序在执行时，真正访问的内存地址是相对地址与重定位寄存器中的地址相加而形成的。
微机原理 第4章
可擦除可编程的ROM（EPROM）
特点：芯片的上方有一个石英玻璃的窗口，通过紫 外线照射，芯片电路中的浮空晶栅上的电荷会形成光 电流泄漏走，使电路恢复起始状态，从而将写入的信 号擦去。
顶部开有一个圆形的石英窗口，用于紫外线透过擦除 原有信息 一般使用专门的编程器（烧写器）编程 编程后，应该贴上不透光封条
扩充存储器的数据宽度
用8b*32K的 EPROM芯片 27C256进行字节 数扩充，组成8b *64K的EPROM子 系统
RAS
动态RAM的刷新：
为保持电容CS中的电 荷不丢失，必须对动 态RAM不断进行读出 和再写入 CD数据线上分布电容
TS门控管
DRAM控制器的原理图
DRAM控制器的功能： （1）时序功能 （2）地址处理功能 （3）仲裁功能 P136
4.1.4 随机存取存储器RAM 1.SRAM 速度快 不需要刷新 片容量低 功耗大 2.DRAM 片容量高 需要刷新
4.选择存储器件的考虑因素
① 易失性：电源断开之后，存储器的内容是否 丢失。 ② 只读性 ③ 存储容量：每个芯片中的存储单元的总数。 ④ 速度：用存储器访问时间来衡量。访问时间 是指存储器接收到稳定地抵制信号到完成操作 的时间。 ⑤ 功耗
5. 半导体存储器的特点与分类
半导体存储器的特点： 1. 速度快，储存时间为ns级 2. 集成化 3. 非破坏性读出 半导体存储器分类: A. 从器件组成角度： 1.双极性存储器TTL（Transistor- Transistor Logic）， 特点是速度快，功耗较低，集成度低。 2.单极性存储器是用MOS（Metal-Oxide-Semiconductor） 制成的存储器， 特点是集成度高，功耗低，价格便宜。
计算机组成原理第四章课后习题和答案-唐朔飞(完整版)
第4章存储器1. 解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。
答：主存：主存储器，用于存放正在执行的程序和数据。
CPU可以直接进行随机读写，访问速度较高。
辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。
Cache：高速缓冲存储器，介于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。
RAM：半导体随机存取存储器，主要用作计算机中的主存。
SRAM：静态半导体随机存取存储器。
DRAM：动态半导体随机存取存储器。
ROM：掩膜式半导体只读存储器。
由芯片制造商在制造时写入容，以后只能读出而不能写入。
PROM：可编程只读存储器，由用户根据需要确定写入容，只能写入一次。
EPROM：紫外线擦写可编程只读存储器。
需要修改容时，现将其全部容擦除，然后再编程。
擦除依靠紫外线使浮动栅极上的电荷泄露而实现。
EEPROM：电擦写可编程只读存储器。
CDROM：只读型光盘。
Flash Memory：闪速存储器。
或称快擦型存储器。
2. 计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。
答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。
按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。
3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
计算机组成原理第四章课后习题和答案解析[完整版]
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第4章存储器1. 解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。
答：主存：主存储器，用于存放正在执行的程序和数据。
CPU可以直接进行随机读写，访问速度较高。
辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。
Cache：高速缓冲存储器，介于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。
RAM：半导体随机存取存储器，主要用作计算机中的主存。
SRAM：静态半导体随机存取存储器。
DRAM：动态半导体随机存取存储器。
ROM：掩膜式半导体只读存储器。
由芯片制造商在制造时写入内容，以后只能读出而不能写入。
PROM：可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。
EPROM：紫外线擦写可编程只读存储器。
需要修改内容时，现将其全部内容擦除，然后再编程。
擦除依靠紫外线使浮动栅极上的电荷泄露而实现。
EEPROM：电擦写可编程只读存储器。
CDROM：只读型光盘。
Flash Memory：闪速存储器。
或称快擦型存储器。
2. 计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。
答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。
按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。
3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
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4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器
2011 湖北师范学院计算机科学与技术学院
4.1 概 述
一、存储器分类
1. 按存储介质分类
(1) 半导体存储器 (2) 磁表面存储器 (3) 磁芯存储器 (4) 光盘存储器 TTL 、MOS 磁头、 磁头、载磁体 硬磁材料、 硬磁材料、环状元件 激光、 激光、磁光材料
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74LS138功能表
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8086/8088CPU
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8086/8088引脚简要说明
（1）AD15 ～AD0（address data bus）：地址/数据总线，双向，三 态。这是一组采用分时的方法传送地址或数据的复用引脚。根据不同 时钟周期的要求，决定当前是传送要访问的存储单元或I/O端口的低16 位地址，还是传送16位数据，或是处于高阻状态。 （2）A19/S6～A16/S3（address/status）：地址/状态信号，输出， 三态。 这是采用分时的方法传送地址或状态的复用引脚。其中A19～ A16为20位地址总线的高4位地址，S6～S3是状态信号。S6表示CPU 与总线连接的情况，S5指示当前中断允许标志IF的状态。S4, S3的代 码组合用来指明当前正在使用的段寄存器。S4, S3的代码组合及对应 段寄存器的情况。 （3）BHE(低)/S7（bus high enable/status）：允许总线高8位数据传 送/状态信号，输出，三态。 为总线高8位数据允许信号，当低电平有 效时，表明在高8位数据总线D15 ～D8上传送1个字节的数据。S7为 设备的状态信号。 （4）（read）：读信号，输出，三态，低电平有效。信号低电平有 效时，表示CPU正在进行读存储器或读I/O端口的操作。
易失
非 易 失
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2. 按存取方式分类
(1) 存取时间与物理地址无关（随机访问） 存取时间与物理地址无关（随机访问）
• 随机存储器 • 只读存储器 在程序的执行过程中 可 读 可 写 在程序的执行过程中 只 读
(2) 存取时间与物理地址有关（串行访问） 存取时间与物理地址有关（串行访问）
译 码 驱 动
存 储 矩 阵
读 写 电 路
数 据 线
读/写控制线 写控制线
…
读/写控制线 写控制线
…
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存储芯片片选线的作用
用 16K × 1位 的存储芯片组成 64K × 8位 的存储器 位 位
32片 片
8片 片 8片 8片 8片 片 片 片 16K × 1位 16K × 1位 16K × 1位 16K × 1位 位 位 位 位
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二、存储器的层次结构
1. 存储器三个主要特性的关系
／ 速度 容量 价格 位
CPU 寄存器 存 主存 辅 存 快 主 CPU 机 小 高
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北
2. 缓存 主存层次和主存 辅存层次
10 ns 20 ns 200 ns ms
CPU
缓存
主存
辅存
容量） （速度） 速度） （容量） 缓存 主存 主存 辅存
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（5）READY（ready）：准备就绪信号，输入，高电平 有效。READY信号用来实现CPU与存储器或I/O端口之间 的时序匹配。当READY信号高电平有效时，表示CPU要 访问的存储器或I/O端口已经作好了输入/输出数据的准备 工作，CPU可以进行读/写操作。当READY信号为低电平 时，则表示存储器或I/O端口还未准备就绪，CPU需要插 入若干个“TW状态”进行等待。 （6）INTR（interrupt request）：可屏蔽中断请求信号， 输入，高电平有效。 8086 CPU在每条指令执行到最后一 个时钟周期时，都要检测INTR引脚信号。INTR为高电平 时，表明有I/O设备向CPU申请中断，若IF＝1，CPU则会 响应中断，停止当前的操作，为申请中断的I/O设备服务。
当地址为 65 535 时，此 8 片的片选有效
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2. 半导体存储芯片的译码驱动方式
(1) 线选法
A3 A2 A1 A0 0
字线
0,0
…
16×8矩阵 × 矩阵
0,7
地 0 址 译 0 码 器 0
0
… …
… …
…
15 0 D0
15,0
…
15,7
… …
7
位线
读 / 写选通
2. 动态 RAM ( DRAM ) (1) 动态 RAM 基本单元电路 (2) 举例 (3) 集中刷新和分散刷新
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3. 动态 RAM 和静态 RAM 的比较
主存
存储原理 集成度 芯片引脚 功耗 价格 速度 刷新 DRAM 电容 高 少 小 低 慢 有
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写控制电路 读/写控制电路 D7
(2) 重合法
A4 A3 A2 A1 A0 0 0 0 0 0 I/O Y0 Y 地址译码器 Y31 读/写 写 D X 地 址 译 码 器 X0
32×32 × 矩阵
0,0 0,0
…
0,31
31,0 X 31
A 9 0A 8 0A 7 0 A 6 0A 5 0
… …
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（7）（test）：等待测试控制信号，输入，低电平有效。 信号用来支持构成多处理器系统，实现8086 CPU与协处 理器之间同步协调的功能，只有当CPU执行WAIT指令时 才使用。 （8）NMI（non-maskable interrupt）：非屏蔽中断请求 信号，输入，高电平有效。当NMI引脚上有一个上升沿有 效的触发信号时，表明CPU内部或I/O设备提出了非屏蔽 的中断请求，CPU会在结束当前所执行的指令后，立即 响应中断请求。 （9）RESET（reset）：复位信号，输入，高电平有效。 RESET信号有效时，CPU立即结束现行操作，处于复位 状态，初始化所有的内部寄存器。复位后各内部寄存器的 状态，当RESET信号由高电平变为低电平时，CPU从 FFFF0H地址开始重新启动执行程序。
• 顺序存取存储器 • 直接存取存储器 磁带 磁盘
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3. 按在计算机中的作用分类
静态 RAM
RAM
动态 RAM
主存储器
ROM
MROM PROM EPROM EEPROM
存 储 器
Flash Memory 高速缓冲存储器（ 高速缓冲存储器（Cache） ） 辅助存储器 磁盘、磁带、 磁盘、磁带、光盘
译 码 驱 动
存 储 矩 阵
读 写 电 路
数 据 线
…
读/写控制线 写控制线
…
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二、半导体存储芯片简介
1. 半导体存储芯片的基本结构
地 址 线 片选线
片选线 CS CE WE （低电平写 高电平读） 高电平读） 允许写） 允许读） OE （允许读） WE（允许写）
MDR
读
CPU
MAR
写 地址总线
主 存
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3. 主存中存储单元地址的分配
高位字节 地址为字地址
字节地址 字地址 字地址
低位字节 地址为字地址
字节地址
0 7 11
0 2 4
1 3 5
0 2 4
设地址线 24 根 若字长为 16 位 若字长为 32 位
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为 “1”
(多次性编程 3. EPROM (多次性编程 ) (多次性编程 4. EEPROM (多次性编程 ) 电可擦写 局部擦写 全部擦写 (闪速型存储器) 5. Flash Memory (闪速型存储器) 闪速型存储器 EPROM EEPROM 价格便宜 集成度高 电可擦洗重写
按 字节 寻址 224 = 16 M 按 字 寻址 按 字 寻址 8M 4M
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4. 主存的技术指标
(1) 存储容量 (2) 存储速度
• 存取时间 存储器的 访问时间 读出时间 写入时间 • 存取周期
连续两次独立的存储器操作
主存 存放二进制代码的总位数
（读或写）所需的 最小间隔时间 读或写） 读周期 写周期
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（10）CLK（clock）：时钟信号，输入。 CLK为CPU提供基本的定时脉冲信号。8086 CPU一般使用时钟发生器8284A来产生时钟信号， 时钟频率为5MHz～8MHz，占空比为1:3。 （11）VCC电源输入引脚。 8086 CPU采用单一 11 VCC CPU ＋5V电源供电。 （12）GND：接地引脚。 （13）（minimum/maximum）：最小/最大模式 输入控制信号。引脚用来设置8086 CPU的工作 模式。当为高电平（接＋5V）时，CPU工作在最 小模式；当为低电平（接地）时，CPU工作在最 大模式。
一、背景知识——存储芯片简介 背景知识——存储芯片简介 ——
存储芯片的引脚封装
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相关芯片管脚及真值表
74LS138引脚图
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74LS138工作原理
当一个选通端（G1）为高电平，另两个选 通端（G2A)#和(G2B)#为低电平时，可将地 址端（A、B、C）的二进制编码在一个对 应的输出端以低电平输出。