verilog教程语法细节(深圳大学)

my_rom_data 0000 0101 1100 0011 1101 0010 0011 1111 1000 1001 1000 0001 1101 1010 0001 1101
语法详细讲解
简单ROM建模
上页所示的ROM模型说明：
如何在Verilog中用二维的寄存器组来定义存 储器。
ROM中的数据保存在一个独立的文件中，如上 页的右边的虚线方框所示。
数字系统设计—第二部分
Verilog 高级语法详细解释 深圳大学信息工程学院 徐渊
语法要点详细讲解
有关测试模块编写的语法 ；
语法的高级部分：
函数、任务、文件、存贮器建立模型、双向总线、UDP

综合指令
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Verilog测试模块的编写
目的： 复习如何编写较复杂的测试文件，对所做的设计进
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强制激励
在一个过程块中，可以用两种不同的方式对信号变量或表达式进 行连续赋值。
过程连续赋值往往是不可以综合的，通常用在测试模块中。


两种方式都有各自配套的命令来停止赋值过程。
两种不同方式均不允许赋值语句间的时间控制。
assign和deassign 适用于对寄存器类型的信号
（例如：RTL级上的节点或测试模块中在多个地方被赋值的信号）进行赋值。
存储建模
目标 学会如何用Verilog对存储器建模。
学会如何用Verilog中对双向（即输入/输出）端口, （inout）建模。
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存储器建模
存储器建模必须注意以下两个方面的器访问操作的权限。
例如：指出可以对存储器做以下哪几种操作： 1）只读 2）读写 3）同步读写 4）多次读，同时进行一次写 5）多次同步读写，同时提供一些方法保证一致性
这是一种保存ROM数据的通用的方法，它可以 使数据和ROM模型分开。
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简单RAM建模
`timescale 1ns/1ns module mymem(data,addr,read,write); inout [3:0] data; inout [3:0] addr; input read, write; reg [3:0] memory [0:15]; //4 bits, 16 个单元
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怎样使用任务
举例说明如何使用任务：
module bus_ctrl_tb; reg [7:0] data;
reg data_valid, data_rd;
cpu ul(data_valid,data,data_rd); initial begin cpu_driver (8’b0000_0000); cpu_driver (8’b1010_1010); cpu_driver (8’b0101_0101); end
//从存储器读出到总线上
//从总线写入存储器
assign data=read? memory[addr]:4’bz;
always @ (posedge write) memory[addr]=data; endmodule
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简单RAM建模
RAM模型比ROM模型稍微复杂：
它必须具有读写能力； 进行读写时通常使用相同的数据总线；
需要新技术来处理双向总线；
当读信号无效时，RAM模型与总线脱离，如果此时写 信号也无效，总线无驱动源，则总线进入高阻状态，
这就避免了RAM中的读写竞争。
上页的 RAM 模块是可综合的，但综合出来是一大堆寄存器，占 比较大的面积，经济上不太合算。
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存储量可变的只读存储器建模
例：
30
40 45 50 60 65 70
8’b0100_0110
8’b0100_0111 8’b1000_1110 8’b1000_1111 8’b1001_0000 8’b0010_0000 8’b0010_0001
110
120 125 140
8’b1000_1100
8’b1000_1110 8’b0001_1100 8’b0000_1111
# 20 release top.dut.counter.scan_reg.q;
end 在以上两个例子中，在10到20 这个时间段内，网络或寄存器类型 的信号被强制赋值，而别处对该变量的赋值均无效。
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强制激励
force的赋值优先级高于assign。 如果先使用assign，再使用force对同一信号赋值，则信号的值为 force所赋 的值,当执行release后，则信号的值为assign所赋 的 值。 如果用force对同一个信号赋了几次值，再执行release，则所有 赋的值均不再存在。 可以对信号的某（确定）位、某些（确定）位或拼接的信号，使用 force和release赋值；但不能对信号的可变位使用force和 release 来赋值。 不能对寄存器类型的信号某位或某些位使用 assign 和deassign 来赋值。
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建立时钟
虽然有时在设计中会包含时钟，但时钟通常用在测试模块中。下面三个例子分别说 明如何在门级和行为级建立不同波形的时钟模型。 [例1] 简单的对称方波时钟：
reg clk;
reg go; wire clk; nand #(period/2) ul (clk,clk,go); initial begin go=0; #(period/2) go=1; end
上述的例子演示了怎样通过设置字长和地址位数来编
写 只读存储器的行为模块。 [注意] !! 在上例中，存储字的范围从0开始的，而不是从1开始，这是因为存储单元 是直接通过地址线寻址定位的。
同样地，也可以用下面的方法来定义存储器和寻址：
reg [wordsize:1] mem [1:words]; //存储器地址 从1 开始
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建立时钟
[例3]. 带延迟、头一个脉冲不规则的、占空比不为1的时钟： reg go; reg clk;
initial begin wire clk; nand #(3*period/4,period/4) ul (clk,clk,go); initial begin #(period/4+1) go=0; #(5*period/4-1) go=1;
initial begin #10 assign top.dut.fsml.state_reg = `init_state; #20 end deassign top.dut.fsml.state_reg
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强制激励
force 和 release 用于寄存器类型和网络连接类型（例如：门级扫 描寄存器的输出）的强制赋值，强制改写其它地方的赋值。 initial begin # 10 force top.dut.counter.scan_reg.q=0;
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简单 ROM 建模
`timescale 1ns/10ps module myrom(read_data,addr,read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $readmemb(“my_rom_data”,mem); always @ (addr or read_en_) if(!read_en_) read_data=mem[addr]; endmodule ROM的数据存储 在另外的一个独 立的文件中
reg [wordsize:1] mem [0 : words-1]; //mem declaration
//output one word of memory wire [wordsize:1] mem_word=mem[address]; endmodule
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存储量可变的只读存储器建模
module scalable_ROM (mem_word, address); parameter addr_bits=8; //size of address bus parameter wordsize=8; //width of a word parameter words=(1<<addr_bits); //size of mem output [wordsize:1] mem_word; //word of memory input [addr_bits:1] address; //address bus
always begin
#period/2 clk=0; #period/2 clk=1;
end
注：在有些仿真器中，如果设计所用的时钟是由与其相同抽象级别的时钟 模型产生的，则仿真器的性能就能得到提高。
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建立时钟
[例2]简单的带延迟的对称方波时钟：
reg clk; initial begin reg go; wire clk;
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怎样使用任务
在测试模块中使用任务可以提高程序代码的效率，可以用 任务把多次重复的操作包装起来。
cpu_data clk data_valid data_rd read_cpu_state wait wait
data1 data2 wait data3 data4 wait
语法详细讲解
task cpu_driver; input [7:0] data_in; begin #30 data_valid =1; wait (data_rd = =1); #20 data = data_in; wait (data_rd= =0); #20 data = 8’hzz; #30 data_valid = 0; end endtask endmodule