第五章 存储器

ROM芯片的类型





MROM（掩膜ROM） – 掩膜工艺直接制作 PROM（一次性编程ROM） – 允许用户进行一次性编程 EPROM（可擦除可编程ROM） – 紫外光擦除、并可重复编程的ROM EEPROM（电擦除可编程ROM） – 擦除和编程（擦写）通过加电进行 Flash Memory（闪速存储器） – 新型的电擦除可编程ROM – 快速擦除整片或数据块
方法中，低位地址用作字选，与芯片的地址输入 端直接相连，部分高位地址线连接到译码器电路 输入端，用来生成片选信号。 它是线性选择法与全译码选择法的混合方式。 通常采用的译码器是74LS138。
138译码器


3个控制输入引脚：G1，/G2B和/G2A 组合为100时输出才有效 3个编码输入引脚：C，B和A – 8种编码各对应一个译码输出引脚 – CBA＝000编码使/Y0低有效，其他高电平无效 – CBA＝001编码使/Y1低有效，其他高电平无效 – …… – CBA＝111编码使/Y7低有效，其它高电平无效
如果要设计一个8K×8底存储器系统，采用2K×8 的RAM芯片4片，选用A10~A0做为片内寻址，用 A13~A11作为74LS138的译码输入，利用输出端 /Y0~/Y3作为片选信号，则其地址分配如何？ 第一片： 第二片： 第三片： 第四片： 0000～07FFH 0800～0FFFH 1000～17FFH 1800～1FFFH
位扩展法连接图 方法： ① 各芯片的数据线分别接到数据总线的各位上（黄 线）； ② 各芯片的地址线并接在一起，连到相应的地址总线 各位（粉红线）； ③ 各芯片的控制线并接在一起，连到相应的控制线 上（红线）。
5.3
只读存储器ROM
只读存储器ROM，是一种非易失性的 半导体存储器件。其中所存放的信息可长期 保存，掉电也不会丢失，常被用来保存固定 的程序和数据。在一般工作状态下，ROM中 的信息只能读出，不能写入。对可编程的 ROM芯片，可用特殊方法将信息写 入，该 过程被称为“编程”。对可擦除的ROM芯片， 可采用特殊方法将原来信息擦除，以便再次 编程。
2、只读存储器ROM ROM存储器是将程序及数据固化在芯片中，数 据只能读入，不能写入，电源关掉后，数据也不会 丢失，通常用于存储操作系统的程序或用户固化的 程序。 （1） PROM ----可编程ROM 将设计的程序固化后，ROM的内容不可更改。 （2） EPROM ----可擦除、可编程ROM 程序固化后可通过紫外线光照擦除，以便重新 固化新数据。 （3） EEPROM ----可擦除、可编程ROM 可利用电来擦除芯片内容，以重新编程固化 新数据。
地址用作片内地址选择，与芯片的地址输入端
直接相连，高位地址全部连接到译码器电路输入
端，用来生成片选信号。
全译码法的优缺点：
（1）所得地址是唯一连续的，并且便于内存扩充；
（2）需要比较复杂的译码电路；
3、部分译码法
部分译码法将高位地址线的一部分作为译码器的
输入，用译码器的输出作片选信号。在这种寻址
框图（如图所示）
1） 存储矩阵 为了准确的对存储器中每个单元读写或写入 数据，首先要能快速的对访问的存储单元定位， 通常把存储单元按某种规则排列，然后给一个唯 一的编码，把这个编码作为访问存储单元的地 址。 2n存储单 元 2n地址编 码
N条地址 线
2） 地址译码器 CPU读写一个存储单元时，先将地址送 到地址总线，高位地址经译码后产生片选信 号选中芯片，低位地址送到存储器。 1）阵列组织方式（单译码方式） 每个存储单元Байду номын сангаас一条地址线相连，如果有
5.2
随机读写存储器RAM
基本存储电路是组成存储器的基础和核心。它
用来存储一位二进制信息：“0”或“1”。在MOS 存储器中，基本存储电路分为静态存储电路和动态 存储电路。
一、 静态随机存取存储器（SRAM） 静态RAM通常由地址译码器，存储矩阵，控制逻
辑和三态数据缓冲器组成，存储器芯片的内部结构
的指令并执行。
地址译码器
地址
内容
地址总线
0000H 0001H 0002H
XXXXH
读写控制总线
数据总线
存储器的逻辑结构示意图
一、按用途分类
内存储器 内部存储器又称内存，是主存储器，位于计算机 的内部，用来存放当前正在使用或经常使用的程序和 数据，CPU可以直接对它进行访问。 2、外存储器 用来存放程序，数据文件等大量信息，外存 设在主机外部，容量极大而速度较低。CPU不能直 接访问它。


二、动态随机存取存储器（DRAM） 1、动态RAM的构成 动态RAM与静态RAM一样，由许多基本存储
单元按行和列排列组成矩阵。
三、高速缓冲存储器 高速缓冲存储器Cache是位于CPU与内存之 间的临时存储器，它的容量比内存小但交换速 度快。 在Cache中的数据是内存中的一小部分，但 这一小部分是短时间内CPU即将访问的，当 CPU调用大量数据时，就可避开内存直接从 Cache中调用，从而加快读取速度。
5.4 CPU与存储器的连接
在CPU对存储器进行读写操作时,首先在地址总
线上给出地址信号,然后发出相应的读或写控制信
号,最后才能在数据总线上进行数据交换。所以 CPU与存储器的连接包括地址线、数据线控制线的 连接三部分。在连接时应考虑以下几个问题：
连接时要考虑以下几个问题：
1．CPU总线的负载能力
三、存储器的主要技术指标
1) 存储容量：是指存储器可以存储的二进制信息量。
2)存取时间和存取周期：说明存储器工作速度。 存取时间：从存储器接收到寻址地址开始，
到完成取出或存入数据为止所需的时间。
3)功耗
CMOS 器件功耗低，但速度慢，HMOS的存储 器件在速度、功耗、容量方面都进行了折中。 4） 性能价格比 衡量存储器经济性能地好坏。是前四项指标地 综合。
目前Flash主要有两种NOR Flash和NADN Flash。
NOR Flash的读取和我们常见的SDRAM的读 取是一样，用户可以直接运行装载在NOR FLASH 里面的代码，这样可以减少SRAM的容量从而节约 了成本。一般小容量的用NOR Flash，因为其读取 速度快，多用来存储操作系统等重要信息 。
部分译码法的优缺点： （1）可寻址的空间比线性选择范围大，但是比全 译码方式的地址空间要小。 （2）译码器比较简单，但是这样译码方式也会像 线选方式一样，会出现地址的多义性。
思考
如果要求用1位或者4位的存储器组 成一个8位的存储器，又应该如何？
微型机通常用一个字节作为一个存储单元， 但是有的存储器芯片只有相应的1位或者4位，那 么，要组成一个8位的存储器，就必须将相应的 单元并联起来。 位扩展的连接方法采取地址线、片选线和读 写线并联结构，而数据线采取串联结构。
4组地址可用于2＃号芯片寻址： 2000～3FFFH, 6000～7FFFH A000～BFFFH, E000～FFFFH 若选中其他高位地址线作选片控制，它 们的地址分配也是不同的。例如若采用A14 用作为控制线，则他们的基本地址就会是： 1＃芯片：0000～1FFFH 2＃芯片：4000～5FFFH 此时的内存地址出现了不连续性。
思考
只要A13为0， A14～ A15为任意值都选中1＃ 芯片，而只要A13为1， A14～A15为任意值都 选中2＃芯片，这样出现了地址的多义性。

如果考虑在一个段64k中： 有4组地址可用于1＃号芯片寻址： 0000～1FFFH, 4000～5FFFH 8000～9FFFH, C000～DFFFH
2n位存储单元，那么就需要一个n输入2n位个输 出的地址译码器和2n个地址译码驱动器。
2）矩阵组织方式（双译码方式） 采用矩阵组织方式，可以减少译码器输出和 驱动器数目。
3） 控制逻辑与三态数据缓冲器 片选信号有效时，存储器芯片被选中，允许 对存储器芯片进行读/写操作，当读写控制信号 送到存储器芯片的读写端时，存储器中的数据经 三态数据缓冲器的D0～D7端送到数据总线上或将 数据写入存储器。 典型的静态RAM芯片 Intel 2114(1k*4位) 6116(2k*4位) 6264(8k*8位) 62128(16k*8位) 62256(32k*8位)等。
NAND Flash没有采取内存的随机读取技术， 它的读取是以一次读取一块的形式来进行的，通 常是一次读取512个字节，采用这种技术的Flash比 较廉价。用户不能直接运行NAND Flash上的代码， 因此好多使用NAND Flash的开发板除了使用 NAND Flah以外，还作上了一块小的NOR Flash来 运行启动代码。
2． CPU的时序与存储器的存取速度之间的配 合
3． 存储器的地址分配和片选 4． 控制信号的连接
一、存储器的地址选择
一个存储器系统通常由许多存储器芯片组 成，对存储器的寻址必须有两个部分： 通常将低位地址线连接到所有存储器芯片， 实现片内寻址。
将高位地址线通过译码器或线性组合后输出
作为芯片的片选信号，实现片间寻址。
线选法的优缺点： （1） 选择方式简单，节省译码电路； （ 2）采用线选法时，高位地址用作线选， 当高位地址未全部用完而又没有对其控制 时，会出现地址的不连续性和多义性。 （3）即使所有高位地址线都用作线选，其 能寻址的存储空间十分有限。所以在很大 的程度上限制了存储器系统的扩展。
2、全译码法 将高位地址线全部作为译码器的输入，用译码 器的输出作片选信号。在这种寻址方法中，低位
1、线性选择方式 无论ROM或者RAM芯片，只有片选信号/CS 有效时，才可能对该芯片进行操作。 这种直接用CPU地址总线中某一高位直接作为
各个芯片的片选信号，在寻址时只用一位有效位
来使片选信号有效的方法称为线选法。
例：RAM芯片Intel 6264容量为8k×8位，用2片静 态RAM芯片6264，组成16k×8位的存储器系统。地 址选择的方式是将地址总线低13位并行的与存储器 芯片的地址线相连，而/CS端与高位地址线相连。