第5补充2

乘数左移 i 次并与上一次移位结果相加； 若Bi为0，则将0与上一次移位结果相加， 直到乘数的最高位 乘积M最大不超过（216－1）
8位乘法器设计实现方案一
clk start
clkout 乘法运算 set 控制电路
16位 锁存器
16 M
16
B 8
8位串行输出 移位寄存器 并行输出 移位寄存器组
16位寄存器模块
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY reg16b IS PORT ( clk : IN STD_LOGIC; clr : IN STD_LOGIC; S : IN Std_Logic_Vector(8 downto 0); Q : OUT Std_Logic_Vector(15 downto 0)) ; END reg16b; ARCHITECTURE behav OF reg16b IS Signal r16s: Std_Logic_Vector(15 downto 0)； BEGIN
COUT
S(3:0)
S(7:4) COUT
A(7:4)
A(3:0)
B(3:0)
COUT
B(7:4)
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY Adder8b IS PORT ( A, B : IN Std_Logic_Vector(7 downto 0); CIN : IN STD_LOGIC; S : OUT Std_Logic_Vector(7 downto 0); COUT : INOUT Std_Logic) ; END Adder8b; ARCHITECTURE struc OF Adder8b IS COMPONENT Adder_4 PORT( CIN : IN Std_Logic; A : IN Std_Logic_Vector( 3 Downto 0); B : IN Std_Logic_Vector( 3 Downto 0); S : OUT Std_Logic_Vector( 3 Downto 0);
--write pointer （写指针控制）：wrptr-写地址 write_count: PROCESS (rst, clk) BEGIN IF rst = '1' THEN wrptr <= 0; elsif rising_edge (clk) then if wptclr = '1' then wrptr <= 0; elsif wrinc ='1' then wrptr <= wrptr +1; end if; end if; end process write_count;
BEGIN
--fifo register array(寄存数据) reg_array: PROCESS (rst, clk) BEGIN IF rst = '1' THEN FOR i IN fifo 'RANGE LOOP fifo(i) <= (others => '0'); end loop; elsif rising_edge (clk) then if wr = '1' then --** fifo(wrptr) <= data_in ; --** end if; end if; end process reg_array;
下图为8×9 FIFO（8字深，9位宽的先进先出 缓冲器）模块框图
9
399 3Fra bibliotek9-BIT寄存器原理框图
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3

写信号wr与译码器输出选通信号配合实现对8个9BIT寄存器存储空间的写控制；
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3

读信号rd控制9个三态门输出（一个字）;
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3

两个计数器分别循环输出8个3位地址代码给译码器和多路器 mux，每个地址代码指示读或写操作所对应的存储空间
ARCHITECTURE rtl OF hosuu IS BEGIN b <= NOT a + 1 END rtl ;
3.
8位减法器设计
二进制数相减（A－B）等于补码相加，加的 结果为差的补码形式。
求 反 器 求 补 器
B(7:0)
B(7:0)
A(7:0)
“1”
A(7:0) CIN
8 位 加 法 器
M15M14M13M12M11M10M9 M8 M7 M6 M5 M4 M3 M2 M1 M0
分析结果：
M0=
A0 M1= A0 + A1 M2= A0 + A1 + A2 +(求M1时产生的进位) M3= A0 + A1 + A2 +A3+ (求M2时产生的进位) …… M14= A7 M15= 0
--read pointer（读指针控制）：rdptr-读地址 read_count: PROCESS (rst, clk) BEGIN IF rst = '1' THEN rdptr <= 0; elsif rising_edge (clk) then if rdptclr = '1' then rdptr <= 0; elsif rdinc =„1‟ then --读计数使能 rdptr <= rdptr +1; end if; end if; end process read_count;
5.8 算术运算单元
算术运算主要有加、减、 乘、除，其中加法器是基 本的算术单元，其他算术 单元都可以由加法器附加 其他模块来实现。
1.
8位加法器设计
由两个4位二进制加法器级联实现
CIN A(3:0) B(3:0) S(3:0)
CIN
S(3:0)
A(3:0)
B(3:0) Carry_out CIN
S(7:4)
求 补 器
D(7:0)
COUT
4.

8位乘法器设计
通过逐项移位相加来实现
M= A×B =A×(B7×27+B6×26+…+B1×21+B0×20) = A×B7×27 + A×B6×26 + … + A×B1×21 + A×B0×20)

A按位左移一次等于A×2
从乘数的最低位开始，若Bi为1，则被
end archfifoxbyy;
关于读写信号的时序问题
前级输入模块电路的运行速度决定了wr、wrinc信
号的工作频率； 后级接收模块电路的运行速度决定了rd、rdinc信 号的工作频率； 综合考虑前后两级不同电路的运行情况，确定FIFO 缓冲器的存储空间的大小； 实际中的FIFO缓冲器应具有空满标志
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9 3
rdinc与wrinc分别作为两计数器的使能信号，控
制读、写指针是否递增、译码器输出选通信号 配合实现对8个9-BIT寄存器存储空间的写控制；
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3
rdptclr与wptclr有效时，复位读、写指针到
指向FIFO的第一个寄存器；
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3
rst为全局复位信号
整个模块功能由clk时钟来同步实现
COUT : INOUT Std_Logic); END COMPONENT; Signal carry_out: Std_Logic; BEGIN U1:Adder_4 PORT MAP ( CIN => CIN, A => A ( 3 downto 0), B => B ( 3 downto 0), S => S ( 3 downto 0), COUT => carry_out ) ; U2:Adder_4 PORT MAP ( CIN => carry_out , A => A ( 7 downto 4), B => B ( 7 downto 4), S => S ( 7 downto 4), COUT => COUT ); END struc ;
END fifoxbyy;
ARCHITECTURE archfifoxbyy OF fifoxbyy IS
constant deep: INTEGER := 7; -- --depth is 8
Type fifo_array is ARRAY(deep downto 0) OF Std_Logic_Vector( wide downto 0); Signal fifo: fifo_array ; Signal wrptr, rdptr: Integer Range 0 to deep ; Signal en: Std_Logic_Vector (deep downto 0); Signal dmuxout: Std_Logic_Vector (wide downto 0);
仿真结果
A、B、S均为十六进制数
2. 求补电路 二进制运算经常用到求补操作
a (0) a (1) a (2) a (3) a (4) a (5) a (6) a (7)
8位 求补 电路
b(0) b(1) b(2) b(3) b(4) b(5) b(6) b(7)
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY hosuu IS PORT ( a: IN std_logic _vector(7 downto 0); b: OUT std_logic _ vector(7 downto 0)); END hosuu;