第五章 时序逻辑电路(2007)
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
数字电子技术基础第5章-时序逻辑电路
图5.1.4 同步时序电路与异步时序电路
5.1 时序电路的基本概念
2.米莱电路与摩尔电路
有的时序电路的输出不 仅与存储电路输出的原状态 有关，而且和电路的输入信 号有关。而另一些时序电路 仅与存储电路输出的原状态 有关。前者称为米莱型 （Mealy）电路，后者称为 摩尔型（Moore）电路。
5.1 时序电路的基本概念
（5）根据状态转换表可以绘出状态转换图或时序图。 （6）据上述分析步骤，用文字描述时序电路的逻辑功能。
5.2 基于触发器的时序电路分析
5.2.2 同步时序电路的分析举例
1.摩尔型同步时序电路的分析
例5.2.1试分析图5.2.1所示时序电路的逻辑功能，并说明 电路性质（同步或异步、摩尔或米莱、能否自启动）。
（4）每经过6个时钟脉冲信号的作用，电路状态循环一次。 当计数到101时，F作为输出进位1次。该电路是具有自启动功能 的摩尔型同步6进制计数器。
图5.2.2 例5.2.1状态转换图
图5.2.3 例5.2.1 时序波形图
5.2 基于触发器的时序电路分析
2.米莱型同步时序电路的分析 例5.2.3 图5.2.6电路是由T触发器构成的时序电路，试分析电路功能。
图5.1.1所示框图是时序电 路的基本结构，由组合电路和 存储电路两部分组成。图5.1.1 时序逻辑电路结构从图的整体 上看，组合电路部分的功能是 进行逻辑运算和算术运算，存 储电路部分是由触发器或锁存 器“组”构成，起到记忆运算 功能。
图5.1.1 时序逻辑电路
5.1 时序电路的基本概念
5.1.2 状态转换表与状态转换图
（2）根据输出方程可以确定是摩尔型电路，还是米莱型 电路。
（3）将每个触发器的激励方程代入对应触发器的特征方 程，求出各触发器的状态方程，状态方程反映各触发器输出 的现态与次态的逻辑关系。
数字电子技术第五章 时序逻辑电路ppt课件
2. 集成同步二进制计数器
常用的集成同步二进制加计数器有74LS161、 74LS163等。74LS161的实物图、引脚排列和逻辑 符号如图5.4所示。
ቤተ መጻሕፍቲ ባይዱ
（a） 实物图
（b） 引脚排列
（c） 逻辑符号
图5.4 集成同步二进制计数器74LS161
74、L1S01脚61C的T1T6是个计引数脚器中的：工1脚作状为态异控步制清端C R零；端，9脚 是置数控制端，L D7脚CTP
（a） 实物图
（b〕引脚排列
（c） 逻辑符号
图5.7 集成同步十进制可逆计数器74LS192
74LS192的功能表如表5.7所示。
表5.7
74LS192的功能表
输入
输出
CR L D
C PU C PD D 3 D 2
D1 D 0
Q3
Q2
Q1
Q0
1 ××××××× 0 0 0 0
0
0
××
d3
d2
d1
d0
1
出
说明
清零 置9 二进制计数
五进制计数
8421码十进制 计数
5421码十进制 计数
由表5.6可知，74LS90具有如下功能。
① 2脚R0A、3脚R0B接高电平“1〞时，计数器被清零，高电 平电压最小值为2V。正常使用时，两个引脚中至少有1个 应接低电平“0”，低电平电压最大值为0.8V。
② 6脚S9A、7脚S9B接高电平“1〞时，计数器置数为9。正常 计数时，两个引脚中至少有1个应接低电平“0”。
d3
d2
d1
d0
0 1 1 1 ××××
保持
0 1 ↑ 1 ××××
加计数
时序逻辑电路例题分析
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q37
CP1
CP CP0
74LS90(个位 ) S9A S9B R0A R0B
CP1 74LS90(十位 ) CP0 S9AS9B R0AR0B
5-1 第五章 时序逻辑电路设计例题
(1) 根据任务要求，确定状态图
001
011
010
QA、QB、QC分别表示三个绕组A、
/0
/0
(a) 有效循环
/0 010 101
/1
(b) 无效循环
6.时序图
CP
Q 0
Q1 Q2
Y
7.电路功能
有效循环的6个状态，称为六进制同步计数器。当对第6个脉
冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。
8.自启动问题
如果无效状态构成循环，则一旦受到干扰，使得电路进入无效 状态，则电路就没有可能再回到有效状态，即不能在正常工作， 必须重起系统才能正常工作，此类电路不能自启动。
4.画出逻辑图：
J0 = Q1n K0 = 1
J1 = Q0n K1 = 1
Z = Q1nQ0n
FF0
1J
Q
FF1
1J
Q& Z
C1
C1
1 1K
1 1K
Q
Q
CP
5.检测自启动： 11 00
此电路能够自启动
例3 设计一个串行数据检测电路，当连续输入3个或3个以上1时， 电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110
QA JA QAKA
计数脉冲CP
(7) 检验该计数电路能否自动启动。
时序逻辑电路
第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
第5章时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
数字电路与逻辑设计第5章时序逻辑电路
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
第五章 同步时序逻辑电路
三、状态图
状态图：是一种反映同步时序电路状态转换规律及相应输 入、输出取值关系的有向图。
Mealy 型电路状态图的形式如图 (a) 所示。图中，在有向箭 头的旁边标出发生该转换的输入条件以及在该输入和现态下的 相应输出。
x/z
x
Moore型电路状态图的形式如图(b) 所示，电路输出标在圆 圈内的状态右下方，表示输出只与状态相关。
0
1
根据状态响应序列可作出时间图如下：
时钟节拍：1 2 输入x1： 0 0 输入x2： 0 1 状态 y： “0” 0 输出Z ： 0 1 3 1 0 0 1 4 1 1 0 0 5 0 1 1 0 6 1 1 1 1 7 1 0 1 0 8 0 0 1 1
分析时间图可知，该电路实现了串行加法器的功能。其中x1 为被加数，x2为加数，它们按照先低位后高位的顺序串行地输入。 每位相加产生的进位由触发器保存下来参加下一位相加，输出Z 从低位到高位串行地输出“和”数。
构造Moore型原始状态图如下：
1
相应的原始状态表如下表所示。
例 设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电路的Mealy型状态图和状态表。
四、时间图
时间图是用波形图的形式来表示输入信号、输出 信号和电路状态等的取值在各时刻的对应关系，通常 又称为工作波形图。在时间图上，可以把电路状态转 换的时刻形象地表示出来。
5.2 同步时序逻辑电路分析
5.2.1 分析的方法和步骤 常用方法有表格法和代数法。 一、表格分析法的一般步骤 1．写出输出函数和激励函数表达式。 2．借助触发器功能表列出电路次态真值表。 3．作出状态表和状态图（必要时画出时间图） 。 4．归纳出电路的逻辑功能。
第5章 时序逻辑电路
第5章 时序逻辑电路 ①时钟方程：
CP0=CP
n Z Q1n Q0
CP1=Q0
②输出方程：
③各触发器的驱动方程：
n D0 Q0
D1 Q1n
（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态 方程：
Q0
Q1
现 0 1 1 0 态 0 1 0 1
n 1
n D0 Q0
（CP由0→1时此式有效） （Q0由0→1时此式有效）
/0
001
/0 010 /0
011 /0
/Y
6） 时序图
CP Q1 Q2 Q3 1 2
/1 110 /0 101 /0 100
7、分析电路的功能 t
0 0
t
1 0
1 0
t
t t
随CP的输入，电路循 环输出七个稳定状态， 所以是七进制计数器。 Y端的输出是此七进制 计数器的进位脉冲。
8、检查自启动 由状态转换表知，此 电路能自启动。
的输入端。
Q0 串行 输出 D0 FF0 1D
∧
并
行 Q1
输 Q2
出 Q3 DI 串行 输入 Q
FF1 Q D1 1D
∧
FF2 Q D2 1D
∧
FF3 Q D3 1D
∧
C1
C1
C1
C1
R CP CR
R
R
R
2 ．双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制 端S便构成既可左移又可右移的双向移位寄存器。
Vcc Q0 Q1 Q2 Q3 CP
16 15 14 13 12 11
S1 S0
10 9
CP
Q 0Q 1 Q 2Q 3 74194 D 0 D 1 D2 D 3 S0 S1 DSL
时序逻辑电路ok 1
时序逻辑电路ok 1时序逻辑电路ok-1数字电子技术基本参考答案第5章第五章时序逻辑电路【问题5.1】分析图P5 1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，绘制电路的状态转换图，并说明电路是否能自动启动。
q11jcl1kff2q2&1jcl1kff3q31jcl1kff1cpy图p5.1[解决方案]?j1=k1=q3??j2=k3=q1?j=qq;k=q?31233n+1?q1?q3q1?q3q1?q3?q1?n?1?q2?q1q2?q1q2? q2?q1?n+1?q3?q3q2q11111000yq3q2q10001001011100110001110101图a5.1y?q3电路能自启动。
状态转换图如图a5.1[问题5.2]分析图P5 2时序电路的逻辑函数，写出电路的驱动方程、状态方程和输出方程，并绘制电路的状态转移图。
A是输入逻辑变量。
a&1dclff1q1&&1dclff2q2&ycp图p5.2[解决方案]-1-数字电子技术基本参考答案第5章??d1?aq2???d2?aq1q2?a(q1?q2)n+1??q1?aq2?n+1??q2?a(q1?q2)y?aq2q111000010011 0111010000000图a5.2q2q1ay电路的状态转换图如图A5所示【题5.3】分析图p5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
&Q3q11jcl1kff1q1和1jcl1kff2q2和1jcl1kff31y图P5 3【解决方案】?j1?q2q3;k1?1???j2?q1;k2?q1q3?j?qq;k?q1232??3?q1n+1?q2q3?q1??n+1?q2?q1q2?q 1q3q2?n+1??q3?q1q2q3?q2q3y?q2q31111111000000010010q2q1q0y0010101000001图a5.3状态转换图如图A5 3所示。
第五章 时序逻辑电路
D0
D1 D2 D3
(b) 逻辑功能示意图
5.1.2 寄存器
表5.2.3 CT74LS194的功能表
由该表可知它的主要功能如下。 （1）清零功能。 （2）保持功能。
5.1.2 寄存器
（3）并行置数功能。 （4）右移串行输入功能。 （5）左移串行输入功能。 三、寄存器的应用 1.实现数据的串/并行转换
5.1.1 数字电路概述
一、时序逻辑电路的分析 时序逻辑电路的分析是根据已知的逻辑电路图， 找出电路状态和输出信号在输入信号和时钟脉冲信 号作用下的变化规律，确定电路的逻辑功能。 1.时序逻辑电路的基本分析步骤 （1）列写电路方程 ①输出方程。 ②驱动方程。 ③状态方程。
5.1.1 数字电路概述
5.1.2 寄存器
一、数码寄存器 CT74LS175是用维持阻塞D触发器组成的4位寄存 器，它的逻辑图如图5.2.1所示。
Q0 Q0 FF0 CP CR 1D C1 D0 RD Q1 Q1 FF1 1D C1 D1 RD Q2 Q2 FF2 1D C1 D2 RD Q3 Q3 FF3 1D C1 D3 RD
CP 移位时钟脉冲
图5.2.2 由边沿D触发器组成的4位单向移位寄存器 （a）右移位寄存器；（b）左移位寄存器
例如，设串行输入数据为DI＝1011，首先将移 位寄存器的初始状态置为0，即Q3 Q2Q1Q0＝0000。 经过4个移位脉冲后，寄存器状态应为Q3 Q2Q1Q0 ＝1011，所以，串行输入数码的顺序依次是从高位 到低位，即在4个移位脉冲CP的作用下依次送入1、 0、1、1。
Q0 FF0 1D Di D0 C1 右移 输入 CP 移位时钟脉冲 Q0 D1 Q0 FF1 1D C1 Q1 Q1 D2 Q1 FF2 1D C1 Q2 D3 Q2 Q2 FF3 1D C1 Q3 Q3 右移 输出 Q3
第五章：时序逻辑电路
一，特点结构分类学习指导：通过本知识点的学习，了解时序逻辑电路的结构，掌握组合逻辑电路与时序电路的区别及时序电路的分类方法。
某时刻的特定输出仅决定于该时刻的输入，而与电路原来的状态无关。
时序电路的特点数字逻辑电路按工作特点分为两大类：一类是组合逻辑电路，简称组合电路；另一类是时序逻辑电路，简称时序电路。
时序电路与组合电路的区别：如果一个电路，由触发器和组合电路组成，那么它就有能力把前一时刻输入信号作用的结果，记忆在触发器中。
这样，电路在某一给定时刻的输出不仅取决于该时刻电路的输入，而且还取决于该时刻电路的状态（触发器的状态）。
所谓时序就是电路的状态与时间顺序有密切关系，预定操作是按时间顺序逐个进行的时序电路的特点是电路在任一时刻的稳定输出，不仅取决于该时刻电路的输入，而且还与电路过去的输入有关，因此这种电路必须具有存储电路（绝大多数由触发器构成）保证记忆能力，以便保存电路过去的输入状态。
时序电路的结构时序电路的一般结构如图5-1所示,它由组合电路和存储电路两部分组成，图5-1中X(X1、X2、······X n) 代表输入信号，Z(Z1、Z2、······X m)代表输出信号，W(W1、W2、······W h )代表存储电路控制信号，Y(Y1、Y2、······Y k) 代表存储电路输出状态(时钟信号未标出)，这些信号之间的关系可以用下列三个方程(函数）表示：输出方程： Z（t n）= F[X（t n），Y（t n）] （5-1）状态方程： Y（t n+1）= G[W（t n），Y（t n）] （5-2）各触发器的输入端表达式.控制方程: W（t n）= H[X（t n），Y（t n）] （5-3）各方程中t n、t n+1表示相邻的两个离散时间Y（t n）一般表示存储电路(各触发器)输出现时的状态，简称现态，或原状态Y（t n+1）则描述存储电路下一个工作周期（来过一个时钟脉冲以后）的状态，简称次态、或新状态.∙时序电路的分类由输出方程可知，时序电路的现时输出Z（t n）决定于存储电路的现时状态Y（t n）及时序电路的现时输入X（t n）。
第五章 时序逻辑电路 习题解答
第五章 时序逻辑电路 习题解答注：1. 用EDA 软件(例如Multisim ／EWB)可以帮助解题。
凡加注了“★”的题，可以用用该类软件求解；凡加注了“◆”的题，以用该类软件进行验证。
2. 答案仅供参考，且非唯一。
也不一定是最佳答案。
[题 5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
[解]11322131233n 113131n 1212212n 133213311;J K Q J K Q J Q Q K Q Q Q Q Q Q QQ Q Q Q Q Q Q Q Q Q Q Q Y Q +++=======+==+=⊕==电路能自启动。
状态转换图如图A5.1。
[题 5.2] 试分析图P5.2时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
[解]12212+12n 112n 1212 ()(+)D A Q D A Q Q A Q Q QAQ Q A Q Q ++===== 21=Y A Q Q电路的状态转换图如图A5.2。
[题 5.3] 试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
[解]12312121331232n 11231n 12123132n+13123223;1 ; ;=J Q Q K J Q K Q Q J Q Q K Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Y Q Q ++=======+=+= 电路的状态转换图如图A5.3。
电路能自启动。
[题 5.4] 分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。
A 为输入变量。
[解]n+11111n 122221212121=+J K Q Q J K A Q Q A Q Q Y A Q Q A Q Q +=====⊕=⊕⊕电路状态转换图如图A5.4。
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第五章时序逻辑电路S13101B在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。
因此，在电路结构上一般由组合而成。
解：组合逻辑电路，门电路S13101I右图所示的波形是一个(同、异) 进制(加、减)法计数器的波形。
若由触发器组成该计数器，触发器的个数应为，它有个无效状态，分别为和。
解：同，六，加，3，2，110，111S13101N某计数器的状态转换图如图所示，试问该计数器是一个进制法计数器，它有个有效状态，个无效状态，该电路自启动。
若用JK触发器组成，至少要个。
解：七，减，七，1，能，3S13102B在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。
解：组合逻辑电路，时序逻辑电路。
S13102I在同步计数器中，各触发器的CP输入端应接时钟脉冲。
解：同一S13201B有四个触发器的二进制计数器，它的计数状态有( )。
A. 8B. 16C. 256D. 64解：BS13201G当C r=0时，移位寄存器处于状态( )。
A. 保持B. 左移C. 右移D. 清除解：DS13201I下图所示波形是一个进制加法计数器的波形图。
试问它有个无效状态。
A. 二B. 四C. 六D. 八解：C、DS13202B二进制加法计数器，从0 计到十进制数12时，需要个触发器构成，它有个无效状态。
A. 4B. 3C. 8D. 16解：A 、BS13202G一个五位的二进制加法计数器，由0000状态开始，按自然态序计数，问经过75个输入脉冲后，此计数器的状态为( )。
A. 01011B. 11010C. 11111D. 10011解：AS13203B下列电路为时序电路的是( )。
A. 译码器B. 编码器C. 全加器D. 计数器解：DS13204B下列电路中，不属于组合电路的是( )。
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画时序图
当 S = 0 时，每 8 个 CP 一个循环； 当 S =1 时，每 6 个 CP 一个循环。
(5-16)
5.2.2 时序电路的基本设计方法 1. 设计的一般步骤
时序逻辑 问题 逻辑 抽象 状态转换 图（表） 状态 化简 最简状态 转换图（表）
逻辑 电路图
检查能否 自启动
求出 驱动方程
选定触发 器的类型
能否自启动? 存在无效状态，但没有 能自启动： 形成循环。 不能自启动： 无效状态形成循环。
(5-10)
方法2
利用卡诺图求状态图
n n Q2 1 Q1
n 1 Q1
n Q0
n n Q0 1 Q2
Q2n+1 nQ n Q
1 0
Q1n+1 nQ n Q
1 0
Q0n+1 nQ n Q
1 0
第四步：画时序图
(5-7)
分析步骤流程图 时序电路 驱动方程 时钟方程 输出方程 状态方程 计算 特 性 方 程 CP 触 发 沿
状态表
状态图
时序图
(5-8)
2. 分析举例 [例 5.2.1]
FF0 Q0 1J C1 1K Q0 FF1 Q1 1J C1 1K Q1 & Y [解] 写方程式
FF2 1J C1 1K
000
/00
001
/00
010
/00
011
1/00
100
1/00
101
1/00
1/00
110
111
Q2n+1 Q2n+1 Q0n+1 1 0 n 1 Q0 Q 0 = D0 Q1nQ0n PQ2n 00 01 11 10 n1 Q1 Q1Q0 Q1 Q 0 = D1 00 0 0 1 0 1 0 0 0 0 0 1 1
Q2
时钟方程 CP0 CP1 CP2 CP 输出方程
Q2
CP (同步)下降沿触发 特性方程
n n n (Moore 型) Y Q2 Q1 Q0
驱动方程
状态方程
n 1 Q0
n n J 0 Q 2 , K 0 Q2
n Q2
n Q0
n n Q2 Q0
n Q2
n n J 1 Q0 , K 1 Q0 n n J 2 Q1 , K 2 Q1
2. 状态表、卡诺图、状态图和时序图
(5-5)
…
二、时序电路逻辑功能表示方法 x1 1. 逻辑表达式
y1 yj
三、时序逻辑电路分类
1. 按逻辑功能划分： 计数器、寄存器、读/写存储器、 顺序脉冲发生器等。 2. 按时钟控制方式划分： 同步时序电路 触发器共用一个时钟 CP，要更新 状态的触发器同时翻转。 异步时序电路 电路中所有触发器没有共用一个 CP。
电路方程式 （状态方程）
(5-17)
2. 设计举例 [例 5.2.4] 按如下状态图设计时序电路。 /0 /0 /0 /0 /0 000 001 010 011 100 101 Q nQ nQ n 2 1 0 /1 [解] 已给出最简状态图，若用同步方式： Y QQ 输出方程 Q n 00 01 11 10
110
101
(5-11)
Q2n+1 Q1n+1 Q0n+1 Q1nQ0n Q2n 00 01
000 001 011
11 10
111
画时序图 /1 /1 /1 /1 /1 000 001 011 111 110 100 CP下降沿触发 /0 CP Q2 0 1 0 0 1 2 0 1 1 3 1 1 1 4 1 1 0 5 1 0 0 6 0 0 0
(5-6)
CP
5.2 时序电路的基本分析和设计方法
5.2.1 时序电路的基本分析方法 1. 分析步骤 第一步：写方程式
首先写出“时钟方程”和“输出方程”
然后写出“驱动方程”——即电的逻辑函数式。
最后得出“状态方程”——将驱动方程代入特性方程而得。
第二步：计算，列状态转换表
第三步：画状态转换图、无效状态和无效循环
w1
存储电路
…
ql
wk
…
(1) 输出方程
xi
q1
…
组合逻辑 电 路
…
…
Y (t n ) F [ X (t n ),Q(t n )]
(2) 驱动方程
w1
存储电路
…
W (t n ) G [ X (t n ),Q(t n )]
(3) 状态方程
ql
wk
Q(t n1 ) H [W (t n ),Q(t n )]
(5-18)
0 1
0 0
0 1
0
0
0 0 n Q1 1 Q 2 Q1Q0 Q1 Q 0 /0 /1 n 110111000 Q2 1 Q1Q0 Q2 Q 0
n 1 检查能否自启动： Q Q
选用 JK 触发器
驱动方程
FF0 Q1Q0 Q2 Q2 Q0 1 CP
1J C1 1K
J0 K0 1 J1 Q 2Q0 , K1 Q0 能自启动 Q1Q0 (Q2 Q2 ) Q2 Q0 J 2 Q1Q0 , K 2 Q0 逻辑图 2 Q1Q0Q2 Q2 Q0 Q1Q0 Q &
Q0
& 1J C1 1K
FF1 Q 1
约束项
FF2
& 1J C1 1K
(5-3)
5.1 概述
一、时序电路的特点 1. 定义 任何时刻电路的 输出，不仅和该时刻 的输入信号有关，而 且还取决于电路原来 的状态。 2. 电路特点 (1) 与时间因素 (CP) 有关； (2) 含有记忆性的元件(触发器)。
(5-4)
…
x 入i q1
…
组合逻辑 电 路
…
…
输1
x
y1 输
…
出 yj
n n n n n n Q1 1 Q0 Q1 Q0 Q1 Q0
n n n n n n Q2 1 Q1 Q2 Q1 Q2 Q1
(5-9)
计算，列状态转换表
CP Q2 Q1 Q0 Y 0 0 0 0 1 1
n n Q2 1 Q1
n n n n Q1 1 Q0 Q0 1 Q2
n n Y1 PQ1 Q0
PQ2
00 01
11 10
PQ2
00 01 11 10
n n n Y2 Q2 Q1 Q0
00 01 11 10
0 0 0
0 0 0
1 0 0
0 0 0
00 01 11 10
0 0 0
0 0 0
0 1 0
0 0 0
(5-20)
0/10
2n 1n 0Y Q2 Q0为方便，略去 右上角 标n。
状态方程 n1 QnQn n Q0n1 1 0 Q1 Q0 1 Q 0 2 n n 1 Q2 00 01 11 10 Q1 Q 2 Q1Q0 Q1 Q 0 1 1 1 1 0 0 0 0 0 0 n 1 Q2 Q1Q0 Q2 Q 0 1 1 0 0
10
1 1 1 1
Q2
S=0
01
Q1nQ0n Q2n 00
0
S=1
01 11 10
0 001 010 100 011
1 101 110 000 111
001 010 100 011 1 101 000 000 111
(5-14)
状 态 转 换 表
状态图
Q2Q1Q0
S/Y1Y2
1/11
输入 现态 S Q2nQ1nQ0n 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1/10
3. 按输出信号的特性划分：
Moore（穆尔）型 组合 X(tn) 电路 输入 Mealy（米利）型 Y(tn) X(tn) 组合 输出 输入 电路 存储 Q 电路 W
存储 电路
CP
组合 Y(t ) n 电路 输出
Y (t n ) F [Q(t n )]
Y (t n ) F [ X (t n ), Q(t n )]
核电子学基础Ⅱ
第五章
时序逻辑电路
(5-1)
第五章 时序逻辑电路
5.1 概述 5.2 时序逻辑电路的基本分析和设计方法 5.3 寄存器 5.4 计数器的分析 5.5 计数器的设计 5.6 计数器的应用举例
(5-2)
本章重点
1. 移位寄存器的工作原理与工作 过程。 2. 异步、同步计数器的特点及其 工作过程和相应的时序图。 3. 了解时序逻辑电路的分析方法 和设计方法。
能自启动
0/00 /00 /00 /00 /00 /00 0/00 111 000 001 010 011 100 101 110 111 1/00 110 0/01 (5-15)
1/10
0/00 /00 /00 /00 /00 /00 0/00 111 000 001 010 011 100 101 110 111 1/00 110 0/01
n 2 n 1 n 0 n 2 n 1 n 2
n 0
SQ2n 00 01 00 01 11 10
n 1 n n n n n n n n n Q1 1 S Q1 Q0 Q2 Q1 Q0 Q1 Q0 Q0 Q0 Q2n+1 nQ n Q1 0 Q0n+1 nQ n n+1 Q Q