第五章 同步时序逻辑电路的习题 数字逻辑知识讲解
王海光数字电子技术基础 第5章 时序逻辑电路
与触发器的对应关系，还应给出排序示范
图 （ 如 图 5.1.2 示 范 图 圆 圈 中 标 注 的 Q3Q2Q1 ），对含多个输入输出端的时序
电路，也应在示范图中标出（如图5.1.2中
指向线上标注的/Y）。
5.1.1 时序逻辑电路的人工分析
（5）电路功能判断说明。
对电路功能的判断应结合输入输出信号的具体物理含义来
5.1.1 时序逻辑电路的人工分析
*二、异步时序逻辑电路的分析
与同步时序电路不同的是，异步时序电路中的所有触发 器并非由同一时钟源触发，所以在根据电路的现态计算电路 的次态时，应特别注意各个触发器的时钟条件是否具备。只 有时钟条件具备的触发器才会按状态方程描述的逻辑关系转
换成次态，否则将维持现态不变。为此在分析异步时序电路
组合逻辑电路
Y1 Yj
Z Zk 存储电路
图5.0.1 时序逻辑电路结构示意框图
这四种信号之间的逻辑关系可用以下三个向量函数表示： 输出方程：Y（tn）=F1[X（tn），Q（tn）]
驱动方程：Z（tn）=F2[X（tn），Q（tn）]
状态方程： Q（tn+1）=F3[Z（tn），Q（tn）] 式中tn、tn+1是对电路进行考察的两个相邻的离散时间。
5.1.1 时序逻辑电路的人工分析
一、同步时序逻辑电路的分析 导出同步时序电路的状态转换表、状态转换图和时序波 形图，判断时序电路逻辑功能的通常步骤：
1．根据给定的时序电路列出电路的输出方程和驱动方程组。 2．将各个驱动方程代入对应触发器的特性方程得到整个时序 电路的状态方程组。 3．根据电路的状态方程组计算列出电路的状态转换表。 4．根据电路的状态转换表画出状态转换图或时序波形图。 5．根据状态转换图或时序波形图说明电路的逻辑功能，判断 电路能否自启动。
数字逻辑 同步时序逻辑电路
• 例一：某序列检测器有一个输入端x和一个输出端 Z。从x端输入一组按时间顺序排列的串行二进制 码。当输入序列中出现101时，输出Z＝1，否则Z ＝0。试作出该序列检测器的原始状态表和原始状 态图。
解题分析： (1) 逻辑功能框图
x
序列检测器
CP
Z
• 例二：假设某同步时序电路，用于检测串行输入的 8421BCD码，其输入的顺序是先高位后低位，当出现非 法数字(即输入1010，1011，1100，1101，1110，1111) 时，电路的输出为1。试作出该时序电路的原始状态表和 原始状态图。
在电路的结构上，具有反馈。
y1 f1 ( x1 , x2 xn , q1 , q2 qk ) y f ( x , x x , q , q q ) 2 2 1 2 n 1 2 k 输出方程 ym f m ( x1 , x2 xn , q1 , q2 qk )
0 0 1 1 1 1
1 1 0 0 1 1
0 1 0 1 0 1
4
画状态图、时序图
CP Q0 Q1 Q2 (b) 时序图
n n n 排列顺序： Q 2 Q1 Q0
000←001←010←011 ↓ ↑ 111→110→101→100 (a) 状态图
5
电路功能
由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状 态按递减规律循环变化，即： 000→111→110→101→100→011→010→001→000→… 电路具有递减计数功能，是一个 3 位二进制异步减法计数器。
同步时序逻辑电路分析
• 所谓时序逻辑电路分析，就是对一个给定 的时序逻辑电路，研究在一系列输入信号 作用下，电路将会产生怎样的输出，进而 说明该电路的逻辑功能。
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
数字逻辑(第五章 同步时序网络)
次态方程： Qn
1
D
即触发器向何状态翻转，由当前输入控制函数D确定： D=0，则Qn+1=0; D=1，则Q n+1=1。 如已知CP、D端波形，则D触发器状态波形如图 5 - 14(c)所示。
Qn＋ 1 D Qn 0 1 1 0 0 0 (a) CP 1 1 1 (b) 0 0 0 1 1
…
…
…
从以上的函数可以看出：时序网络的输出不仅与该时刻 的输入有关，而且还与当时的状态有关。 时序网络按照工作方式不同可以分为同步时序网络和异步时序网络 同步时序网络有统一的时钟脉冲（CP），只有在时钟脉冲到来时， 电路的状态才发生变化而且每个时钟只能使电路的状态改变一次， 时钟起着同步作用。如果CP脉冲没来，即使输入信号发生变化， 它可能会影响输出，但绝不会改变电路的状态(即记忆电路的状态) 在异步时序电路中，记忆元件的状态变化不是同时 发生的。这种电路中没有统一的时钟脉冲。任何输入信 号的变化都可能立刻引起异步时序电路状态的变化。
特征方程又常常称为状态方程或次态方程。由于Rd和 Sd不允许同时为零，因此输入必须满足
Rd Sd 1
我们称该方程为约束方程，该方程规定了Rd和Sd不能 同时为“0”。
Sd Rd Q Q 状 态 不 定
RS触发器波形图
4.2.2 时钟控制的RS触发器
Q Q
A
B Sd
&
Rd C D
&
R
&
CP
说明输出 跟状态和输入 都有关
状 态 表 米 里 型
( )
4.3.2时序机的状态表和状态图
在工程应用中，时序机通常用状态表和状态图来表示。 状态表就是用表格方式来描述时序机的输入与状态转换的关系， 而状态图是用图解方式来描述输入和状态转换的关系。 两种方法经常配合使用。
数字逻辑与数字系统之时序逻辑电路【可编辑PPT】
寄存器的功能 — 接收、存放、传送数据。 寄存器的组成 — 触发器及门电路。 说明：对寄存器中的触发器只要求它具有置1、
置0的功能即可，因而无论用何种类型的 触发器都可组成触发器。
2. 寄存器的种类 1）并行输入寄存器
输入数据可同时送入寄存器内。
3）功能 这是一种功能较齐全的移位
寄存器，具有清零、左移、右移、 并行加载、保持五种功能。
保— 持 Q0n1Q1n1Q2n1Q3n1Q0nQ1nQ2nQ3n
并行— 加 Q0n载 1Q1n1Q2n1Q3n1D0D1D2D3
4）用74194实现左移、右移及
并行加载。
右移串出
数据
Q0 DIR
DIL
Q1 Q2 Q3S1 74LS194 S0
1/0 0/0
并每当转换为10状态（最大数）时，输出Z=1。
10
图5.2.5 例5.2.1完整的状态图
当X=1时，按照减1规律从10→01→00→10循环变化， 并每当转换为00状态（最小数）时，输出Z=1。
所以该电路是一个可控的3进制计数器。
三、异步时序逻辑电路的分析举例
例5.2.2：试分析图5.2.7所示的时序逻辑电路
1K& R
FF2
Q 1J& C1 1K& R
Q1
FF1 Q 1J
C1 1K R
Q0
1 FF0
Q 1J C1 1K R
分析状态图可见：
CP计数脉冲 CR 清零脉冲
FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。
FF1 ： 当 Q0=1 时 ， 来 一 个 CP ， 向 相 反 的 状 态 翻 转 一 次 。 所 以 选
数字电子技术第五章 时序逻辑电路ppt课件
2. 集成同步二进制计数器
常用的集成同步二进制加计数器有74LS161、 74LS163等。74LS161的实物图、引脚排列和逻辑 符号如图5.4所示。
ቤተ መጻሕፍቲ ባይዱ
（a） 实物图
（b） 引脚排列
（c） 逻辑符号
图5.4 集成同步二进制计数器74LS161
74、L1S01脚61C的T1T6是个计引数脚器中的：工1脚作状为态异控步制清端C R零；端，9脚 是置数控制端，L D7脚CTP
（a） 实物图
（b〕引脚排列
（c） 逻辑符号
图5.7 集成同步十进制可逆计数器74LS192
74LS192的功能表如表5.7所示。
表5.7
74LS192的功能表
输入
输出
CR L D
C PU C PD D 3 D 2
D1 D 0
Q3
Q2
Q1
Q0
1 ××××××× 0 0 0 0
0
0
××
d3
d2
d1
d0
1
出
说明
清零 置9 二进制计数
五进制计数
8421码十进制 计数
5421码十进制 计数
由表5.6可知，74LS90具有如下功能。
① 2脚R0A、3脚R0B接高电平“1〞时，计数器被清零，高电 平电压最小值为2V。正常使用时，两个引脚中至少有1个 应接低电平“0”，低电平电压最大值为0.8V。
② 6脚S9A、7脚S9B接高电平“1〞时，计数器置数为9。正常 计数时，两个引脚中至少有1个应接低电平“0”。
d3
d2
d1
d0
0 1 1 1 ××××
保持
0 1 ↑ 1 ××××
加计数
数字电子技术时序逻辑电路PPT
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
(2021年整理)数字逻辑第五章
（完整）数字逻辑第五章编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（（完整）数字逻辑第五章）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为（完整）数字逻辑第五章的全部内容。
第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 ：具有：置0、置1、保持和翻转功能的触发器是（ ).A：JK触发器B:SR触发器C：D触发器D：T触发器您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=0， K=0时，Q状态为保持；J=0， K=1时，Q状态为置0；J=1， K=0时，Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 ：对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后,触发器的次态应为（）。
A：0B:1C：Q'D:不确定您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=1， K=1时，Q状态为翻转，即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 ：有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。
A：S＝R＝0B：S＝R＝1C：S＝1，R＝0D：S＝0，R＝1您选择的答案：正确答案： A知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q＊=0, Q*'=1,即锁存器被置0（0状态）；R=0, S=1 Q＊=1， Q＊'=0，即锁存器被置 1（1状态）;R=S=0， Q*=Q，即锁存器保持原态；R= S=1 Q*=Q＊'=0，此为不允许输入。
《数字逻辑》(第二版)习题答案 第五章
习题五1. 简述时序逻辑电路与组合逻辑电路的主要区别。
解答组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。
组合电路具有如下特征：①由逻辑门电路组成，不包含任何记忆元件；②信号是单向传输的，不存在任何反馈回路。
时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。
时序逻辑电路具有如下特征：○1电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能；○2电路中包含反馈回路，通过反馈使电路功能与“时序”相关；○3电路的输出由电路当时的输入和状态(过去的输入)共同决定。
2. 作出与表1所示状态表对应的状态图。
表1 状态表现态y2 y1次态y2 ( n+1)y1(n+1) /输出Zx2x1=00 x2x1=01 x2x1=11 x2x1=10ABCD B/0B/0C/0A/0B/0C/1B/0A/1A/1A/0D/0C/0B/0D/1A/0C/0解答根据表1所示状态表可作出对应的状态图如图1所示。
图13. 已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出响应序列。
图 2解答状态响应序列：A A B C B B C B输出响应序列：0 0 0 0 1 0 0 14. 分析图3所示逻辑电路。
假定电路初始状态为“00”，说明该电路逻辑功能 。
图 3 解答○1 根据电路图可写出输出函数和激励函数表达式为xK x,J ,x K ,xy J y xy Z 1111212=====○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示，状态图如图4所示。
表2图4现态 y 2 y 1 次态 y 2( n+1)y 1(n+1)/输出Zx=0 x=1 00 01 10 1100/0 00/0 00/0 00/001/1 11/0 11/0 11/1○3 由状态图可知，该电路为“111…”序列检测器。
数字逻辑(欧阳星明)第五章
4．描述电路的逻辑功能。 由状态图可知，该电路是一个2 位二进制数可逆计数器。 当输入x=0 时，可逆计数器进行加1计数，其计数序列为 00 01 10 11
当输入x=1时，可逆计数器进行减1计数，其计数序列为 00 01 10 11 在时序逻辑电路分析中，除了状态图和状态表之外，通常 还用到时间图。时间图能较形象、生动地体现时序电路的工作 过程，并可和实验观察的波形相比较，是描述时序电路工作特 性的一种常用方式。
7
第五章 同步时序逻辑电路
（2）现态与次态 同步时序电路中的现态与次态是针对某个时钟脉冲而言的。 现态----指时钟脉冲作用之前电路所处的状态。 次态----指时钟脉冲作用之后电路到达的状态。 注意：前一个脉冲的次态即后一个脉冲的现态！如 1 2 cp 次态=现态 次态=现态 （3）对时钟的要求 脉冲的宽度：必须保证触发器可靠翻转； 脉冲的频率：必须保证前一个脉冲引起的电路响应完全结 束后，后一个脉冲才能到来。 2. 异步时序逻辑电路 异步时序逻辑电路的存储电路可由触发器或延时元件组成， 电路中没有统一的时钟信号同步，电路输入信号的变化将直接导 致电路状态的变化。 8 3
19
第五章 同步时序逻辑电路
5.2.2分析举例 例1 用表格法分析下图所示同步时序逻辑电路。 解：该电路由两个J-K触 发器和一个异或门组成，电 路的输入为x，电路的状态 (即触发器状态)用y2 、y1 表示。 电路的输出即状态变量，因 此 ， 该 电 路 属 于 Moore 型 电 路的特例。
1.写出输出函数和激励函数表达式 该电路的输出即为状态，各触发器的激励函数表达式为 J1=K1=1 ；J2=K2=x⊕y1
24
第五章 同步时序逻辑电路
根据状态响应序列，可 作出时间图如下图所示。由 于前一个时钟脉冲的次态即 为后一个时钟脉冲的现态， 所以，时间图中可以将现态 和次态共用一个波形表示。
数字逻辑第5章-2
同步时序电路的分析步骤归纳为： (1)根据给定的同步时序电路，列出电路中组
合电路的输出函数，列出电路中各触发器的激 励函数(描述触发器数据输入的逻辑函数，又称 控制函数)。
(2)列出组合电路的状态真值表。真值表的输 入是时序电路的输入和时序电路的现态，输出 是时序电路的输出及各触发器的数据输入。
(3)列出时序电路的次态表。 (4)作状态表和状态图。 (5)分析时序电路的外部性能。
5.3 同步时序电路的结构与分析
5.3.1 同步时序电路的结构 图5.20（a）是一个可控二进制计数器，
采用2个正沿触发的D触发器构成记忆电路。 当输入信号X＝l时，在时钟脉冲CP的正沿作 用 下，计 数器开 始计数 ，计数顺序是 00— 10—01—11－00—…（数字的左右位分别为 D触发器1、2的状态）；当X＝0，触发器输 出Ql、Q2保持原有的状态不变。
(a)逻辑图
图5.20 可控二进制计数器
电路输出Z是计数器的进位标志。当 X＝
1，且 Q1Q2＝11时，Z＝l，否则 Z＝0。触 发器的数据输入 D1、D2以及输出Z的逻辑表 达式为：
(b)时序图
图5.20 可控二进制计数器
观察图5.20（a）所示同步时序逻辑电路， 可以发现，它由两部分组成，一部分是由各种 门组成的组合电路，另一部分是由触发器组成 的记忆电路。其中，组合电路的外部输入信号
5.4 同步时序电路的设计
同步时序电路的设计又称同步时序电路 的综合。事实上，设计过程就是分析过程 的逆过程，也就是根据特定的逻辑条件和 要求，设计出能够实现逻辑功能的时序电 路。本节通过一些实例介绍同步时序电路 的设计步骤和设计过程。
时序电路的设计可归纳为如下步骤： （1）作原始状态表。根据给定的电路设计
第五章 时序逻辑电路
D0
D1 D2 D3
(b) 逻辑功能示意图
5.1.2 寄存器
表5.2.3 CT74LS194的功能表
由该表可知它的主要功能如下。 （1）清零功能。 （2）保持功能。
5.1.2 寄存器
（3）并行置数功能。 （4）右移串行输入功能。 （5）左移串行输入功能。 三、寄存器的应用 1.实现数据的串/并行转换
5.1.1 数字电路概述
一、时序逻辑电路的分析 时序逻辑电路的分析是根据已知的逻辑电路图， 找出电路状态和输出信号在输入信号和时钟脉冲信 号作用下的变化规律，确定电路的逻辑功能。 1.时序逻辑电路的基本分析步骤 （1）列写电路方程 ①输出方程。 ②驱动方程。 ③状态方程。
5.1.1 数字电路概述
5.1.2 寄存器
一、数码寄存器 CT74LS175是用维持阻塞D触发器组成的4位寄存 器，它的逻辑图如图5.2.1所示。
Q0 Q0 FF0 CP CR 1D C1 D0 RD Q1 Q1 FF1 1D C1 D1 RD Q2 Q2 FF2 1D C1 D2 RD Q3 Q3 FF3 1D C1 D3 RD
CP 移位时钟脉冲
图5.2.2 由边沿D触发器组成的4位单向移位寄存器 （a）右移位寄存器；（b）左移位寄存器
例如，设串行输入数据为DI＝1011，首先将移 位寄存器的初始状态置为0，即Q3 Q2Q1Q0＝0000。 经过4个移位脉冲后，寄存器状态应为Q3 Q2Q1Q0 ＝1011，所以，串行输入数码的顺序依次是从高位 到低位，即在4个移位脉冲CP的作用下依次送入1、 0、1、1。
Q0 FF0 1D Di D0 C1 右移 输入 CP 移位时钟脉冲 Q0 D1 Q0 FF1 1D C1 Q1 Q1 D2 Q1 FF2 1D C1 Q2 D3 Q2 Q2 FF3 1D C1 Q3 Q3 右移 输出 Q3
数字电子技术基础-第五章--时序逻辑电路
（2）根据设计要求做约定，设
定状态，画出原始状态图。
5个状态至少需要3个触发器来实现，3个触发器的状态分 别用Q2Q1Q0来表示。5进制计数器应该有5个不同的状态， 至于是哪5个状态，则可由设计者自行决定。题目中要求 是“加”计数器，“加”的含义在例5-1中已经有介绍。 所以可以选择状态Q2Q1Q0为000、001、010、011、100、 000循环。可以这样约定每个状态的含义：状态000表示 计数器已经收到第1个CP脉冲，此时输出Y为0；状态001 表示计数器已经收到第2个CP脉冲，此时输出Y为0；状态 010表示计数器已经收到第3个CP脉冲，此时输出Y为0； 状态011表示计数器已经收到第4个CP脉冲，此时输出Y为 0；状态100表示计数器已经收到第5个CP脉冲，此时输出 Y为1，得到状态图如图所示。
3个周期长的输入信号（序列长度为3的输入序列）的历史有8种可能， 即输入序列可以是000、001、010、011、100、101、110、111。
从电路上电作为0时刻，依时间顺序设计电路的状 态。因此状态设计如下：0时刻时电路的状态作为 初始状态a，输入1个0（输入序列为0）用状态b 表示；输入1个1（输入序列为1）用状态c表示； 先输入1个0、再输入1个0（输入序列为00）用状 态d表示；先输入1个0、再输入1个1（输入序列 为01）用状态e表示；先输入1个1、再输入1个0 （输入序列为10）用状态f表示；先输入1个、再 输入1个1（输入序列为11）用状态g表示。因此 电路共需7个状态。通过后面的分析会看到7个状 态中有多余的。
加法运算
时序电路实现：
串行加法器：面积小，速度慢
组合电路实现：
并行加法器：面积大，速度快
组合逻辑电路实现加法运算
串行进位加法器
数字逻辑电路教程PPT第5章时序逻辑电路
示意图、功能表
74161功能表
74161符号
波形图
012 34 56 7
VCC QCC Q0 Q1 Q2 Q3 T LD 16 15 14 13 12 11 10 9
74LS161
1 2 34 56 7 8
Cr CP D0 D1 D2 D3 P GND
T4161(74LS161)的外引脚图
例5-5 试用74161构成八位二进制加法计数 器。
状态表 状态图
驱动方程 特性方程
状态方程
CP触发沿 时序图
概括逻辑功能
[例5-1]试分析图5-2所示时序电路的逻 辑功能。
⑴根据图5-2所示逻辑图写出的驱动方程为： 写出的输出方程为：
⑵将上式代入JK触发器的特性方程 ⑶求得状态方程：
求状态转换表和状态转换图，画波形图。 设电路的初始状态
代入状态方程和输出方程得
若无效状态在CP作用下不能进入有效循环，则表明电路 不能自启动。
[例5-2]试分析图5-5所示时序电路的逻辑功能。
图5-5
解：⑴根据图5-5写出的驱动方程如下：
图5-5
状态方程、输出方程如下：
⑵列状态转换表(表5-2)，画出状态转换图(图5-6)
3、确定逻辑功能：X=0，回 到00状态，且F=0；只有连续 输入四个或四个以上个1时， 才使F=1否则F=0。故该电路 称作1111序列检测器。
预置数与CP同步，清零与CP异步。
Q1
Q2
Q3
Q4
Qcc
T Q Cr LD CP
寄存器
➢ 在数字系统和计算机中，经常要把一些数据信 息暂时存放起来，等待处理。
➢ 寄存器就是能暂时寄存数码的逻辑器件。 ➢ 寄存器内部的记忆单元是触发器。 ➢ 一个触发器可以存储一位二进制数，N个触发
第五章同步时序逻辑电路的习题数字逻辑知识讲解
第五章同步时序逻辑电路的习题一、基本知识点1时序逻辑电路的一般结构特点：a 、有存储电路(记忆元件)；有组合电路(特殊时可没有)b 、 包含反馈电路，电路功能与“时序”相关c 、 输出不仅与输入(X )有关，而且与存储状态(Y )有关 分类：(1) Mealy 型 Z = F ( X , Q )输出是电路的输入和现态的函数 (注意输出与输入有直接关系)过去输入 --------- ►现态1 --►- 输出现在输入(2) Moore 型 Z = F ( Q )输出仅仅是电路现态的函数(注意输出与输入 没有直接关系)同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在 统一时钟信号控制下同步发生。
异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制， 输入信号的变化将直接引起电路状态的变化。
〃本课程将较少讨论异步时序逻辑电路2、同步时序逻辑电路的描述注意：任一个同步时序逻辑电路的结构和功能可用 3组函数表达式完整地描述。
(1)激励函数表达式： 存储电路输入 Y 与电路输入X 和现态Q 之间的关系Y = F (X , Q )//现态Q 就是上图存储电路原始的输出y k(2)次态函数表达式： 电路的次态Q n+1与激励函数Y 和现态Q 之间关系Q n+1 = F (Y , Q ) //次态Q n+1就是上图存储电路再次触发后的输出y k n+1(3)输出函数表达式： 电路的输出Z 和输入X 和当前现态Q 的关系输 入 信 号X 2 X 1 y sX n输 出 信 号所有输入 *现态 ---------- ► 输出Mealy 型Z = F (X , Q) Moore 型Z = F (Q)状态表的格式Mealy 型Moore 型状态图的画法Mealy 型Moore 型3、同步时序逻辑电路分析（1）表格法的分析步骤a、根据电路写出输出表达式和激励函数表达式b、列出各自的激励矩阵，确定电路相应的次态c、作出给定电路的状态表和状态图d、拟定一个典型输入序列，画出时间图，描述此电路的功能（2）代数法的分析步骤a、根据电路写出输出表达式和激励函数表达式b、把激励函数代入次态方程，导出次态方程组c、根据此方程组，作出状态表和状态图d、拟定一个典型输入序列，画出时间图，描述此电路的功能注意：上述两种分析方法的b、c两步骤不同4、同步时序逻辑电路设计步骤：（1）形成原始的状态图和状态表（2）对原始的状态进行化简，变成最简状态，降低电路复杂度和成本（3）把状态与二进制代码相对应，即决定触发器的个数（4）确定激励函数（对应触发器的种类）和输出函数（对应逻辑电路的种类），并画出逻辑电路图5、常用的时序电路（1）计数器周期性的状态循环按进制可分为：二进制计数器、BCD码计数器、任意进制计数器（楼两种存在无效状态）按时钟输入方式：同步计数器、异步计数器按趋势可分为：加“1”计数器、减“ 1”计数器*同步二进制计数器（3位数值，即3个触发器）用3个JK触发器实现，电路图如下所示（输入端悬空为信号“ 1 ”）驱动方程J0 = K0 = 1（Q0触发器的输入控制）J1 = K1 = Q0（Q1触发器的输入控制）J2 = K2 = Q0 Q1（Q2触发器的输入控制）输出方程Z = (Q2 Q1 Q0) 三个触发器的输出端原相直接输出输出波形如下所示Cp说明：Q0触发器按时钟Cp触发，每一个时钟Q0触发器翻转一次Q1触发器接收Q o触发器的原相输出，当Q o原相输出为1后才翻转一次Q2触发器接收Q0和Q1原相输出相与之后的结果，只有前两者输出均为1后才翻转一次Q2000 001 010 011 100 101 110 111Cp Q1*异步二进制计数器也用3个JK触发器实现，CR为清零端，电路图如下所示悬空）3个JK 触发器的输入端均驱动方程同上（略）输出波形如下所示（对比同步计数器，看看异同）Q2 _ ______________________111 110 101 100 011 010 001 注意：如反向输出则为加“ 1”计数（1）寄存器多个触发器的并行操作，可以暂存数据信息CpCpQ i*数据寄存器（4位数值，即4个触发器）用D触发器来实现，电路图如下所示数据输入端（存储4位数据）*移位寄存器（输入可并行亦可串行，输出可并行亦可串行）各位之间存在传递关系Cp数据输入端（存储4位数据）作用下的状态和输出响应序列分别为（1/ 0注意：前面示意的均为左移位，如右移位，传递关系相反、相关习题**填空题1时序逻辑电路按其状态改变是否受统一定时信号控制，可分为（两种类型。
第五章：时序逻辑电路
一，特点结构分类学习指导：通过本知识点的学习，了解时序逻辑电路的结构，掌握组合逻辑电路与时序电路的区别及时序电路的分类方法。
某时刻的特定输出仅决定于该时刻的输入，而与电路原来的状态无关。
时序电路的特点数字逻辑电路按工作特点分为两大类：一类是组合逻辑电路，简称组合电路；另一类是时序逻辑电路，简称时序电路。
时序电路与组合电路的区别：如果一个电路，由触发器和组合电路组成，那么它就有能力把前一时刻输入信号作用的结果，记忆在触发器中。
这样，电路在某一给定时刻的输出不仅取决于该时刻电路的输入，而且还取决于该时刻电路的状态（触发器的状态）。
所谓时序就是电路的状态与时间顺序有密切关系，预定操作是按时间顺序逐个进行的时序电路的特点是电路在任一时刻的稳定输出，不仅取决于该时刻电路的输入，而且还与电路过去的输入有关，因此这种电路必须具有存储电路（绝大多数由触发器构成）保证记忆能力，以便保存电路过去的输入状态。
时序电路的结构时序电路的一般结构如图5-1所示,它由组合电路和存储电路两部分组成，图5-1中X(X1、X2、······X n) 代表输入信号，Z(Z1、Z2、······X m)代表输出信号，W(W1、W2、······W h )代表存储电路控制信号，Y(Y1、Y2、······Y k) 代表存储电路输出状态(时钟信号未标出)，这些信号之间的关系可以用下列三个方程(函数）表示：输出方程： Z（t n）= F[X（t n），Y（t n）] （5-1）状态方程： Y（t n+1）= G[W（t n），Y（t n）] （5-2）各触发器的输入端表达式.控制方程: W（t n）= H[X（t n），Y（t n）] （5-3）各方程中t n、t n+1表示相邻的两个离散时间Y（t n）一般表示存储电路(各触发器)输出现时的状态，简称现态，或原状态Y（t n+1）则描述存储电路下一个工作周期（来过一个时钟脉冲以后）的状态，简称次态、或新状态.∙时序电路的分类由输出方程可知，时序电路的现时输出Z（t n）决定于存储电路的现时状态Y（t n）及时序电路的现时输入X（t n）。
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过去输入 现在输入
现态
｝ 输出
（2）Moore 型 Z＝F（Q） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系）
所有输入
现态
输出
同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在 统一时钟信号控制下同步发生。
4、同步时序逻辑电路设计 步骤：
（1）形成原始的状态图和状态表
仅供学习与参考
学习资料
（2）对原始的状态进行化简，变成最简状态，降低电路复杂度和成本 （3）把状态与二进制代码相对应，即决定触发器的个数 （4）确定激励函数（对应触发器的种类）和输出函数（对应逻辑电路的种类），并画出逻 辑电路图 5、常用的时序电路 （1）计数器 周期性的状态循环 按进制可分为：二进制计数器、BCD 码计数器、任意进制计数器（楼两种存在无效状态） 按时钟输入方式：同步计数器、异步计数器 按趋势可分为：加“1”计数器、减“1”计数器 * 同步二进制计数器（3 位数值，即 3 个触发器）
Y＝F（X，Q） //现态 Q 就是上图存储电路原始的输出 yk （2）次态函数表达式：电路的次态 Qn+1 与激励函数 Y 和现态 Q 之间关系
Qn+1＝F（Y，Q） //次态 Qn+1 就是上图存储电路再次触发后的输出 ykn+1 （3）输出函数表达式：电路的输出 Z 和输入 X 和当前现态 Q 的关系
学习资料
第五章 同步时序逻辑电路的习题
一、基本知识点 1、时序逻辑电路的一般结构
输 X1
入 X2
信
┇
号 Xn
ys
┅ y1
组合 逻辑 电路
存储电路
Z1 输
Z2 出
┇
信
Zm 号
Y1 ┅ Yr
特点：a、有存储电路（记忆元件）；有组合电路（特殊时可没有） b、包含反馈电路，电路功能与“时序”相关 c、输出不仅与输入（X）有关，而且与存储状态（Y）有关
Q3
Q2
Q1
Q0•Biblioteka ••ID•
仅供学习与参考
ID
• •
ID
• •
数据输入端（存储 4 位数据）
ID
•
Cp
学习资料
* 移位寄存器（各位之间存在传递关系，且首位和末位也存在传递关系）
Q3
Q2
Q1
Q0
•
•
•
•
ID
ID
ID
ID
•
•
•
•
•
• • Cp
数据输入端（存储 4 位数据）
注意：前面示意的均为左移位，如右移位，传递关系相反
系（
）。
5、一个 Mealy 型“0011”序列检测器的最简状态表中包含（
（
）个触发器。
）个状态，电路中有
6、某同步时序逻辑电路的状态表如下所示，若电路初始状态为 A，输入序列 x=010101，则
电路产生的输出响应序列为（
）。
现态
次态 / 输出
x=0
x=1
A
B/0
C/1
B
C/1
B/0
C
A/0
A/1
异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变 化将直接引起电路状态的变化。
//本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述
注意：任一个同步时序逻辑电路的结构和功能可用 3 组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入 Y 与电路输入 X 和现态 Q 之间的关系
仅供学习与参考
学习资料
* 异步二进制计数器
也用 3 个 JK 触发器实现，CR 为清零端，电路图如下所示（3 个 JK 触发器的输入端均
悬空）
Q2
Q1
Q0
•
•
IK
IJ
IK
IJ
•
CR
•
• •
IK
IJ
Cp
•
悬空
驱动方程同上（略） 输出波形如下所示（对比同步计数器，看看异同）
Cp
Q0
Q1
Q2
111
110
三个触发器的输出端原相直接输出
Cp
Q0
Q1
Q2
000
001
010
011
100
101
110
111
说明： Q0 触发器按时钟 Cp 触发，每一个时钟 Q0 触发器翻转一次 Q1 触发器接收 Q0 触发器的原相输出，当 Q0 原相输出为 1 后才翻转一次 Q2 触发器接收 Q0 和 Q1 原相输出相与之后的结果，只有前两者输出均为 1 后才翻转一次
二、相关习题
**填空题
1、时序逻辑电路按其状态改变是否受统一定时信号控制，可分为（
）和（
）
两种类型。
2、一个同步时序逻辑电路可用（ 式描述。
）、（
）和（
）3 组函数表达
3、Mealy 型时序逻辑电路的输出是（
（
）的函数。
）的函数，Moore 型时序逻辑电路的输出是
4、设最简状态表包含的状态数目为 n，相应电路中的触发器个数为 m，则 m 和 n 应满足关
7、某同步时序逻辑电路的状态图如下所示，若电路的初始状态为 A，则在输入序列 11010010
101
100
011
010
001
注意：如反向输出则为加“1”计数
（1）寄存器 多个触发器的并行操作，可以暂存数据信息
* 数据寄存器（4 位数值，即 4 个触发器）用 D 触发器来实现，电路图如下所示
Q3
Q2
Q1
Q0
ID
ID
ID
ID
•
•
•
Cp
数据输入端（存储 4 位数据）
* 移位寄存器（输入可并行亦可串行，输出可并行亦可串行）各位之间存在传递关系
Mealy 型 Z＝F（X，Q） Moore 型 Z＝F（Q）
仅供学习与参考
学习资料
状态表的格式 Mealy 型
现态
次态 / 输出
输入 X
y
yn+1 / Z
Moore 型 现态
次态 输入 X
输出
y
yn+1
Z
状态图的画法 Mealy 型
x/Z
y
yn+1
Moore 型 x
yn+1 / Z
yn+1 Z
3、同步时序逻辑电路分析 （1）表格法的分析步骤 a、根据电路写出输出表达式和激励函数表达式 b、列出各自的激励矩阵，确定电路相应的次态 c、作出给定电路的状态表和状态图 d、拟定一个典型输入序列，画出时间图，描述此电路的功能 （2）代数法的分析步骤 a、根据电路写出输出表达式和激励函数表达式 b、把激励函数代入次态方程，导出次态方程组 c、根据此方程组，作出状态表和状态图 d、拟定一个典型输入序列，画出时间图，描述此电路的功能 注意：上述两种分析方法的 b、c 两步骤不同
用 3 个 JK 触发器实现，电路图如下所示（输入端悬空为信号“1”）
Q2
Q1
Q0
•
•
IK
IJ
•
&
IK
IJ
• •
IK
IJ
•
Cp
•
•
驱动方程 J0 ＝ K0 ＝1 J1 ＝ K1 ＝Q0 J2 ＝ K2 ＝Q0 Q1
输出方程 Z ＝（Q2 Q1 Q0） 输出波形如下所示
（Q0 触发器的输入控制） （Q1 触发器的输入控制） （Q2 触发器的输入控制）