4位十进制频率计设计

实验五4位十进制频率计设计
一、实验目的：
设计4位十进制频率计，学习较复杂的数字系统设计方法。

二、原理说明：
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。

这清0个信号可以由一个测频控制信号发生器产生，即图5-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。

当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。

设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号
RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。

【例5-1】10进制计数器，用于计算分频结果，并连接数码管显示。

module cnt10d(clk,rst,en,cq,cout);
input clk;
input rst;
input en;
output[3:0] cq;
output cout;
reg[3:0] cq;
reg cout;
always@(posedge clk or posedge rst) begin
if(rst) cq<=4'b0000;
else
if(en) begin
if(cq<9) begin cq<=cq+1'b1;cout<=1'b0; end
else begin cq<=4'b0000; cout<=1'b1; end
end
end
endmodule
【例5-2】--测频控制器，使得频率计能自动测频
module testctl(clkk,cnt_en,rst_cnt,load);
input clkk; // 1HZ
output cnt_en;
output rst_cnt;
output load;
reg div2clk;
wire cnt_en;
reg rst_cnt;
wire load;
always@(posedge clkk)
div2clk<=~div2clk;
always @(clkk or div2clk) begin
if(!clkk & !div2clk) rst_cnt<=1'b1;
else rst_cnt<=1'b0;
end
assign load = ~div2clk;
assign cnt_en = div2clk;
endmodule
【例5-3】锁存器，将频率计的每位数锁存后输出module reg4(clk,cq,led );
input clk;
input[3:0] cq;
output[3:0] led;
reg[3:0] led;
always@(posedge clk)
led<=cq;
endmodule
[例5-4] 用原理图方式将各模块连接起来
也可以用.v文件实现系统组合。

三、实验内容：
1、根据例5-1、例5-
2、例5-3以及4位十进制频率计的工作原理写出频率计的顶层文件（或者原理图），并给出其测频时序波形，及其分析。

在测试时候添加以下两个模块：（1）DE2上有两个时钟源，分别是（50MHZ ，PIN_N2），（27MHz,PIN_D13），编写一个分频模块，分别产生测频器的clk（8Hz）和f_in（频率任意定）时钟，用于连接在DE2上进行测试。

例如：由27Mhz时钟直接产生8hz的clk输出，和任意设定的f_in测试频率
（2）编写数码显示模块led7s，用于显示频率计数的结果显示。

2、频率计设计硬件验证。

编译、综合和适配频率计顶层设计文件，并编程下载进入目标器件中。

3、思考题
将频率计扩展为8位十进制频率计，并在测频速度上给予优化，使其能测出更高的频率。