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5
CPLD器件结构
MAX7000 CPLD内部结构
宏单元
6
宏单元(乘积项)
与阵列
7
乘积项结构
或阵列
8
CPLD逻辑实现
实现原理 组合逻辑的输出(AND3的输出)为F， 则F=(A+B)*C*(!D)=A*C*!D + B*C*!D ；
PLD实现
9
FPGA
FPGA（Filed programmable gate device）：现 场可编程逻辑器件 FPGA基于查找表加触发器的结构，采用SRAM工 艺，也有采用flash或者反熔丝工艺；主要应用高 速、高密度大的数字电路设计； FPGA由可编程输入/输出单元、基本可编程逻辑 单元、嵌入式块RAM、丰富的布线资源（时钟/长 线/短线）、底层嵌入功能单元、内嵌专用的硬核 等组成； 目前市场上应用比较广泛的FPGA芯片主要来自 Altera与Xilinx。另外还有其它厂家的一些低端芯 片(Actel、Lattice)；
Biblioteka Baidu
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address data
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LE/SLICE
基本逻辑单元LE/SLICE
Altera:LE
Xilinx:SLICE
20
可编程逻辑块
LAB/CLB
LE
Altera:LAB
Xilinx:CLB
21
完全分开的读 写口
23
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
24
布线资源
布线资源 全局布线资源：用于全局时钟/全局复位/全局置位布线； 长线资源：用于BANK或者嵌入式功能单元的高速信号或者 第二全局时钟的布线； 短线资源：用于其中逻辑单元间的逻辑互联与布线；
PLD/GAL PLD:可编程逻辑阵列; GAL:通用逻辑阵列; PLD/GAL基于与或结构，采用e2prom工艺，主要用于替代 早期的74系列门电路芯片，灵活度相对要大
4
CPLD
CPLD/EPLD CPLD:复杂可编程逻辑器件； EPLD:增加型可编程逻辑器件；
CPLD基于乘积项结构，采用e2prom或flash工艺，掉电配置 信息可保留，主要应用于接口转换，IO扩展，总线控制等； CPLD结构主要由可编程IO单元、基本逻辑单元、布线池／ 矩阵组成； [可编程IO单元]：可设置集电极开路输出、摆率控制、三态 输出等； [基本逻辑单元]：主要指乘积项阵列，实际就是一个与或阵 列，每一个交叉点都是一个可编程熔丝，如果导通就是实现 “与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两 者一起完成组合逻辑。 [布线矩阵]：用于输入与输出的互联，因布线长度固定，pin to pin的延时也是固定的；
Multiplier结构
27
PLL/DCM
PLL/DCM
Altera:PLL
Xilinx:DCM
28
内嵌专用硬核 指高速串行收发器；GMAC、SERDES、PCIe等； Xilinx：GMAC、SERDES、PCI、GTX、GRX Atera：GMAC、SERDES、PCIe、SPI.4/SFI.5
FPGA基础知识
1
主要内容
器件结构 FPGA/CPLD ASIC/FPGA 软核／硬核 设计流程
2
器件结构
FPGA演变过程
E2PROM
PROM
EPROM E2PROM
GAL
PLD GAL
FPGA
CPLD FPGA
SOPC
SOPC
3
PROM
PROM/EPROM/E2PROM PROM:可编程只读存储器,通过专用的烧录器编程;编程后不 可擦除信息; EPROM:紫外线可擦除只读存储器,可通过光擦除编程信息; E2PROM:电可擦除存储器.
10
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
11
FPGA器件结构
Xilinx spatan-3器件结构
12
Altera cyclone II器件结构
LAB
13
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
18
基本可编程逻辑单元
由查找表(Look up table)触发器(FF)组成；
LUT一般是4输入查找表，高端器件（xilinx v5）采用LUT-6结构； LUT可看成4位地址线的16x1的RAM 结构
FF是可编程的触发器，可配置成同步/异步复位、同步/异步置位、 使能、装载等功能触发器；
a,b,c,d
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
22
BRAM
嵌入式块RAM 嵌入式块RAM可配置单/双端口RAM、伪双端口 RAM、ROM、FIFO、SHIFT、CAM等；不同厂 家的块RAM大小不一样： Altera：M512、M4K、M-RAM(512K) Xilinx：18kbit Lattic：9kbit
14
可编程输入/输出单元 可编程I/O，可配置成OC门、三态门、双向IO、单 端／差分等；支持各种不同的I/O标准：LVTTL、 LVCOMS、SSTL、LVDS、HSTL、PCI等；
15
Altera 器件IOE结构
一般IO结构
16
Xilinx器件IOB结构
DDR IO结构
17
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
25
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
26
底层嵌入式功能块
主要是指PLL/DPLL、DCM、DSP48、乘法器、 嵌入式硬核/软核； Xilinx：DCM、DSP48/48E、DPLL、Multiplier等 Altera：PLL/EPLL/FPLL、DSPcore等；
29
SOPC(System on programmable chip):片上可编 程系统 FPGA内嵌入了CPU/DSP，具备实现软硬件协同 设计的能力； Xilinx： EDK/system generator/matlab/accel DSP/modelsim Altera： SOPC builder/DSPbuilder/matlab/modelsim
CPLD器件结构
MAX7000 CPLD内部结构
宏单元
6
宏单元(乘积项)
与阵列
7
乘积项结构
或阵列
8
CPLD逻辑实现
实现原理 组合逻辑的输出(AND3的输出)为F， 则F=(A+B)*C*(!D)=A*C*!D + B*C*!D ；
PLD实现
9
FPGA
FPGA（Filed programmable gate device）：现 场可编程逻辑器件 FPGA基于查找表加触发器的结构，采用SRAM工 艺，也有采用flash或者反熔丝工艺；主要应用高 速、高密度大的数字电路设计； FPGA由可编程输入/输出单元、基本可编程逻辑 单元、嵌入式块RAM、丰富的布线资源（时钟/长 线/短线）、底层嵌入功能单元、内嵌专用的硬核 等组成； 目前市场上应用比较广泛的FPGA芯片主要来自 Altera与Xilinx。另外还有其它厂家的一些低端芯 片(Actel、Lattice)；
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LE/SLICE
基本逻辑单元LE/SLICE
Altera:LE
Xilinx:SLICE
20
可编程逻辑块
LAB/CLB
LE
Altera:LAB
Xilinx:CLB
21
完全分开的读 写口
23
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
24
布线资源
布线资源 全局布线资源：用于全局时钟/全局复位/全局置位布线； 长线资源：用于BANK或者嵌入式功能单元的高速信号或者 第二全局时钟的布线； 短线资源：用于其中逻辑单元间的逻辑互联与布线；
PLD/GAL PLD:可编程逻辑阵列; GAL:通用逻辑阵列; PLD/GAL基于与或结构，采用e2prom工艺，主要用于替代 早期的74系列门电路芯片，灵活度相对要大
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CPLD
CPLD/EPLD CPLD:复杂可编程逻辑器件； EPLD:增加型可编程逻辑器件；
CPLD基于乘积项结构，采用e2prom或flash工艺，掉电配置 信息可保留，主要应用于接口转换，IO扩展，总线控制等； CPLD结构主要由可编程IO单元、基本逻辑单元、布线池／ 矩阵组成； [可编程IO单元]：可设置集电极开路输出、摆率控制、三态 输出等； [基本逻辑单元]：主要指乘积项阵列，实际就是一个与或阵 列，每一个交叉点都是一个可编程熔丝，如果导通就是实现 “与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两 者一起完成组合逻辑。 [布线矩阵]：用于输入与输出的互联，因布线长度固定，pin to pin的延时也是固定的；
Multiplier结构
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PLL/DCM
PLL/DCM
Altera:PLL
Xilinx:DCM
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内嵌专用硬核 指高速串行收发器；GMAC、SERDES、PCIe等； Xilinx：GMAC、SERDES、PCI、GTX、GRX Atera：GMAC、SERDES、PCIe、SPI.4/SFI.5
FPGA基础知识
1
主要内容
器件结构 FPGA/CPLD ASIC/FPGA 软核／硬核 设计流程
2
器件结构
FPGA演变过程
E2PROM
PROM
EPROM E2PROM
GAL
PLD GAL
FPGA
CPLD FPGA
SOPC
SOPC
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PROM
PROM/EPROM/E2PROM PROM:可编程只读存储器,通过专用的烧录器编程;编程后不 可擦除信息; EPROM:紫外线可擦除只读存储器,可通过光擦除编程信息; E2PROM:电可擦除存储器.
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FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
11
FPGA器件结构
Xilinx spatan-3器件结构
12
Altera cyclone II器件结构
LAB
13
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
18
基本可编程逻辑单元
由查找表(Look up table)触发器(FF)组成；
LUT一般是4输入查找表，高端器件（xilinx v5）采用LUT-6结构； LUT可看成4位地址线的16x1的RAM 结构
FF是可编程的触发器，可配置成同步/异步复位、同步/异步置位、 使能、装载等功能触发器；
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FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
22
BRAM
嵌入式块RAM 嵌入式块RAM可配置单/双端口RAM、伪双端口 RAM、ROM、FIFO、SHIFT、CAM等；不同厂 家的块RAM大小不一样： Altera：M512、M4K、M-RAM(512K) Xilinx：18kbit Lattic：9kbit
14
可编程输入/输出单元 可编程I/O，可配置成OC门、三态门、双向IO、单 端／差分等；支持各种不同的I/O标准：LVTTL、 LVCOMS、SSTL、LVDS、HSTL、PCI等；
15
Altera 器件IOE结构
一般IO结构
16
Xilinx器件IOB结构
DDR IO结构
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FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
25
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
26
底层嵌入式功能块
主要是指PLL/DPLL、DCM、DSP48、乘法器、 嵌入式硬核/软核； Xilinx：DCM、DSP48/48E、DPLL、Multiplier等 Altera：PLL/EPLL/FPLL、DSPcore等；
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SOPC(System on programmable chip):片上可编 程系统 FPGA内嵌入了CPU/DSP，具备实现软硬件协同 设计的能力； Xilinx： EDK/system generator/matlab/accel DSP/modelsim Altera： SOPC builder/DSPbuilder/matlab/modelsim