大学_数电仿真实验报告

实验一1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。

二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。

该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED 管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。

图1.1 全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6注意工程路径放到指定的数据文件夹，不可放到软件安装目录中；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性。

4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块。

5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。

并将输入ain,bin,cin连接到FPGA的输出端，便于观察。

完成后另保存full_adder。

6.对设计进行全编译，如出现错误请按照错误提示进行修改。

7.分别进行功能与时序仿真，验证全加器的逻辑功能。

8.锁定引脚采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。

四、实验结果与分析1、半加器仿真结果半加器所加波形：时间仿真波形：功能仿真波形：2、全加器仿真结果全加器所加波形：时间仿真波形：功能仿真波形：六、总结这门实验对我们来说是全新的，QUARTUSII软件也是新的，不过好在这次实验有详细的步骤给我们作参考，而老师也详细讲述了每个步骤执行的意义，不会的问题得到了解决，让我们学习软件有了很大的动力。

实验二四位全加器的设计一、实验目的1．进一步加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。

2．熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。

二、实验内容实验内容1：按照书本4.5.1节完成半加器和1位全加器的设计，包括用原理图输入，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。

实验内容2：建立一个更高层次的原理图，利用以上获得的1位全加器构成4位全加器，并完成编译，综合，适配，仿真和硬件测试。

三、实验仪器1.计算器及操作系统2.Quartus II软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。

1、半加器描述a b so Co0 0 0 00 1 1 01 0 1 01 1 0 1表1半加器h_adder真值表图1 半加器h_adder电路图2、1位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。

图2 1位全加器电路图3、4位全加器设计描述4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。

其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。

S 为输出和，其功能可用布尔代数式表示为：S=A+B+Ci首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。

将4个1位全加器级联构成四位全加器。

五、实验步骤1、为本项工程设计建立文件夹 ：文件夹取名为adder ，路径为d:\adder 。

2、建立原理图文件工程和仿真 原理图编辑输入流程如下：1） 打开原理图编辑窗。

打开Quartus Ⅱ，选菜单File →new ，选择原理图文件编辑输入项Block Diagram/Schematic File ，按OK 键。

2） 建立一个初始化原理图。

在编辑窗口点击右键，在弹出菜单中选择输入元件项Insert →Symbol,将元件调入原理图编辑窗口中3） 原理图文件存盘。

选择菜单File →Save As,将此原理图存于刚才建立的目录d:\adder 中，取名为h_adder.bdf 。

4） 建立原理图文件为顶层设计工程。

然后将此文件h_adder.bdf 设定为工程。

5） 绘制半加器原理图。

将元件放入原理图编辑窗口，按图1接好电路。

6） 仿真测试半加器。

全程编译后，打开波形编辑器。

选择File →new 命令，在New 窗口中选择Vector Waveform File 选项。

设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。

3、将设计项目（一位半加器）设置成可调用的元件为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf 设置成课调用的底层元件。

在半加器原理图文件处于打开的情况下，选择菜单File →Create/Update →Create Symbol Files for Current File ，即可将当前电路图变成一个元件符号存盘，以便ii i i o ABC ABC ABC ABC C +++=在高层次设计中调用。

图3 半加器示意图4、设计全加器顶层文件为了建立全加器顶层文件，必须再打开一个原理图编辑窗口，方法同前。

1)选择菜单File→new→Block Diagram/Schematic File，将其设置成新的工程，命名为f_adder.bdf。

2)在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件h_adder和若干元器件，按图2连接好一位全加器电路图。

3)仿真测试全加器。

全程编译后，打开波形编辑器。

选择File→new命令，在New窗口中选择Vector Waveform File选项。

设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。

5、将设计项目（一位全加器）设置成可调用的元件为了构成4位全加器的顶层设计，必须将以上设计的全加器f_adder.bdf设置成课调用的底层元件。

在全加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。

图4 一位全加器示意图6、四位全加器设计1.四位全加器原理图如图5所示。

图5 四位全加器电路图六、实验结果与分析1.半加器仿真波形图6 半加器仿真波形分析可得，通过二输入与门，非门，或门，输出的so为两者之和，c0为进位。

仿真结果与半加器真值表表1相同，半加器设计成功。

2.一位全加器的仿真波形图图7 一位全加器的RTL图图8 一位全加器的仿真波形图仿真结果如图，1位全加器设计成功。

3.四位全加器仿真波形从波形可以得出，输入输出满足表达式S=A+B+CI，S>15时进位位置‘1’，设计电路功能达到设计要求。

4位全加器设计成功。

图9 四位全加器仿真波形实验三三输入与门、三输入或门一、实验目的1、理解简单组合电路设计方法。

2、掌握基本门电路的应用。

二、实验原理三输入与门、三输入或门的真值表略。

输出分别为：out=a&b&c; out=a^b^c;三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。

3、请将JP103的短路帽全部插上。

四、实验步骤按照步骤三正确连线，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。

引脚锁定见图：图4-1五、实验代码三输入与门参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC;B :IN STD_LOGIC;C :IN STD_LOGIC;OUTA :OUT STD_LOGIC);END triple_input;ARCHITECTURE ADO OF triple_input ISBEGINOUTA<= A AND B AND C;END ADO;波形如下：图5-1三输入或门参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC;B :IN STD_LOGIC;C :IN STD_LOGIC;OUTA :OUT STD_LOGIC);END triple_input;ARCHITECTURE ADO OF triple_input ISBEGINOUTA<= A OR B OR C;END ADO;波形如下：图5-2六、实验现象对应真值表，以开关SW1,SW2,SW3 作为三输入与门或者三输入或门输入信号对应a,b,c，以D101为输出信号，当结果为0时彩色LED灯熄灭，当结果1时彩灯点亮。

调试ok的EP2C5文件在triple_input_and文件夹中，可以直接调用。

四、三输入与门：out=a&b&c 根据这个逻辑表达式，观察到，只有SW1SW2SW3开关都开时，灯亮。

其他情况，灯都不亮。

五、三输入或门：out=a^b^c 根据这个逻辑表达式，观察到，只有SW1SW2SW3开关任一一个开时，灯亮。

开关都不开时，灯都不亮。