EDA--八位二进制乘法器
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EDA课设：
选题名称：八位二进制乘法电路
（一）设计要求：
分拍输入两个八位二进制数字，并四个数码管显示当前输入数字的十进制形式，通过使能端的控制，分拍输出这两位二进制数字的乘积并通过四个数码管显示成十进制。
（二）基本算法：
8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。
按照这种算法，可以得到下图所示之框图和简单流程图。图中Y寄存器存放被乘数M，B寄存器存放乘数N，A累加器存放部分积。A和Y中的数据在加法器中相加后送入A中，而A和B相级联又构成了一个16bit的移位寄存器，当它工作于移位模式时，可以实现数据的右移。由于乘数的每一位不是0就是1 ，对应的部分积不是0就是被乘数本身，所以实际作部分积相加这一步时，只要根据乘数的对应位判断：如该位为 1 ，则将累加器中的数据加上被乘数再移位；如该位为0时，就不加被乘数而直接移位。运算时首先将累加器A 清零，并将被乘数M和乘数N分别存入寄存器Y和B，然后依据寄
存器B中最右一位B0（数据N0）确定第一个部分积。将此部分积送入A累加器以后，将A连同寄存器B右移一位，部分积的最低位被移进寄存器B的最左位，乘数的最低位N0被移出寄存器B，而乘数的次低位N1被移至寄存器B的B0位。第二次仍然依据B0位的数据（N1）来确定第二个部分积，将部分积与累加器中的数据相加后右移一位，N1又被移出寄存器，数据N2被移到B0位置……这样，经过8次部分积相加位的操作，完成1次乘法运算，乘数N恰好被移出寄存器B，寄存器B中保存的就是运算积的低8位数据。移位相加的次数应用一个计数器来控制，每移位一次，计数器计一个数。当计数器计得8个数时，发出一个信号，使电路停止操作，并输出运算结果（流程图是按减法计数器设计的，也可使用加法计数器）。
（三）设计方案：
1、电路结构。主要构成如下：
2、分模块设计：
A、输入模块：通过八个开关控制八位二进制数字输入。
使能控制输入模块：
if en='0'and en1='0' then
out2(15 downto 8)<=i1;
else if en='1' and en1='0'then
out2(7 downto 0)<=i1;
else null; end if;
end if;
B、使能控制端模块：通过两个开关en、en1构成使能控制模块
C、移位加法器模块：
根据把位二进制乘法器原理，设计移位加法器VHDL程序：for i in 7 downto 0 loop
if(sum2(i)='0') then you:="00000000";
else you:="11111111";
end if;
case i is
when 0=>sum:="00000000"&(sum1 and you)+sum;
when 1=>sum:="0000000"&(sum1 and you)&'0'+sum;
when 2=>sum:="000000"&(sum1 and you)&"00"+sum;
when 3=>sum:="00000"&(sum1 and you)&"000"+sum;
when 4=>sum:="0000"&(sum1 and you)&"0000"+sum;
when 5=>sum:="000"&(sum1 and you)&"00000"+sum;
when 6=>sum:="00"&(sum1 and you)&"000000"+sum;
when 7=>sum:='0'&(sum1 and you)&"0000000";
when others=>NULL;
end case;
end loop;
D、数字显示模块：
将输入和输出的二进制数字转换为十进制数并通过数码管显示，七段数码管数字代码为：
ma:=("1000000","1111001","0100100","0110000","0011001","0010010","0000011", "1111000","0000000","0011000");
if en='1'and en1='1' then a9:=conv_integer(out3);
else if en='0'and en1='1' then a9:=conv_integer(out3)/10000;
else a9:=conv_integer(i1);
end if;
end if;
for i in 3 downto 0 loop
am(i):= a9 rem 10;
a9:=a9/10;
for j in 9 downto 0 loop
if am(i)=j then
case i is
when 3=>ott1<=ma(j);
when 2=>ott2<=ma(j);
when 1=>ott3<=ma(j);
when 0=>ott4<=ma(j);
when others=>null;
end case;
end if;
end loop;
end loop;
3、整体程序VHDL程序代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity aa is
port
（i1:in std_logic_vector( 7 downto 0); en:in std_logic;
en1:in std_logic; ott1:out std_logic_vector( 6 downto 0);
ott2:out std_logic_vector( 6 downto 0);ott3:out std_logic_vector( 6 downto 0);
ott4:out std_logic_vector( 6 downto 0);out4:out std_logic_vector( 7 downto 0) );
end aa;
architecture behavior of aa is
type numb is array (0 to 3)of integer;
type nump is array (0 to 9)of std_logic_vector( 6 downto 0);
signal out2:std_logic_vector(15 downto 0);
signal out3:std_logic_vector(15 downto 0);
begin
process(i1,en1)
variable am:numb; variable ma:nump; variable i:integer; variable j:integer;
variable a9:integer;variable ot1: std_logic_vector( 6 downto 0);
variable ot2: std_logic_vector( 6 downto 0);
variable ot3: std_logic_vector( 6 downto 0);
variable ot4: std_logic_vector( 6 downto 0);