电子科大数字电路,期末试题0708-2半期考试

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电子科技大学期末数字电子技术考试题a卷-参考答案

电子科技大学二零零九至二零一零学年第二学期期末考试数字逻辑设计及应用课程考试题 A 卷（120分钟）考试形式：闭卷考试日期2010年7月12日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分）（3分）（3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

电子科技大学2012年数电半期考试题参考解答

电子科技大学二零壹壹年至二零一贰学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期 2012年4月22日I. To fill the answers in the “( )” (2’ X 20=40) 1. [42.25 ]10 = ( 2A.4 )16 = ( 52.2 )8 .2. The binary two ’s complement is （1011）, then its corresponding 8-bit two ’s complement is ( 11111011 ), and 8-bit one ’s complement is ( 11111010 ), and 8-bit signed-magnitude is ( 10000101 ).3. The 8421-BCD code is （10011000）8421-BCD ，then its corresponding decimal number is ( 98 ).4. The binary number code is （10101011）2, then its corresponding Gray code is ( 11111110 ).5. If F = ∏ABC (1,3,5)，then its dual expression is =D F ∑ABC ( 2,4,6 ), and the complement expression of the function F is F ’=∑ABC ( 1,3,5)。

6. The range of 8-bit two ’s complement is (-128 ~ 127), and the range of 8-bit unsigned binary number is (0 ~ 255).7. If there are 2012 different states, we need at least ( 11 ) bits binary code to represent them.8. For the two ’s complement addition and subtraction operation, if [ A ] two’s -complement =11011011, and [ B] two’s -complement =10011111 , calculate [-A-B ] two’s -complement , [A-B ] two’s -complement , and indicate whether or not overflow occurs.[-A-B ] two’s -complement = [ 10000110 ], overflow: [ yes ] [A-B ] two’s -complement = [ 00111100 ], overflow: [ no ]9. The maximum LOW-state output current I OLmax for an HC-series CMOS gate driving CMOS inputs is 0.02mA, the maximum HIGH-state output current I OHmax is -0.02mA, and the maximum input current I Imax for an HC-series CMOS input in any states is A μ1±, the DC fanout at HIGH-state is ( 20 ).10. The unused CMOS NAND gate inputs should be tied to logic ( 1 ).11. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138. The logicfunction can be expressed as F (A,B,C) =∏A,B,C ( 2, 3,4,5,7 ).Fig.112. The CMOS circuit is shown in Fig.2. Write the function of the circuit. ( F=(AB+C+D)’ )Fig.2II. There is only one correct answer in the following questions.(3’ X 10=30)1. What is the correct 2’s -complement representation of the decimal number -325?（ A ） A) 1010111011 B) 1101000101 C) 1011010011 D) 10101001102. A 20-to-1 multiplexer need ( B ) selection control inputs at least.A) 4B) 5C) 6D) 203. In the 8-radix number system, the result of operation 721/20 is: ( B )A) 36.05B) 35.04C) 35.05D) 36.044. What is the duality logic function of the logic function: F = ∑ABC (0,3,5,7)（ C ）A),,(1,2,4,6)A B C ∑ B),,(0,2,4,7)A B C ∑ C),,(0,2,4,7)A B C ∏D),,(1,2,4,6)A B C ∏5. The inputs waveform A,B,C and output waveform F of a combinational circuit are shown as Fig.3. The canonical product-of-sums expression of this circuit is （ D ）A)(),,2,3,5,7A B C∑B)(),,0,2,4,6A B C∑C) ,,(1,2,4,7)A B C ∏ D),,(0,3,5,6)A B C ∏Fig.36. For each of the following logic expressions, ( B ) is the hazard-free circuit.A) F=A’·B + A·C + B’·C B ) F=A’·B + A·C + B·C C) F=(A+B)·(B’+C)·(C+D) D) F=(A+B’)·(B+C)·(C’+D) 7. For the logic function )''()''(),,,(C B D C AB D C B A F '++=， the corresponding minimal sum is （ A ）.A) A’+B+C’D’ B ) (A’+B+C’)(A’+B+D’) C) A’+B+B’C’D’ D ) A’+B+AC’D’8. The INVERTER and AND-OR-INVERTER circuits are shown as Fig.4 (a), (b) respectively, which conclusion below is correct? ( C )A) The delay between input and output of (a) circuit is much less than (b) circuit. B) The delay between input and output of (a) circuit is much greater than (b) circuit. C) The delay between input and output of (a) circuit is about same as (b) circuit. D) The delay relationship between circuit (a) and (b) is uncertainty.Fig.4 (a)Fig.4 (b)9. The circuit shown in Fig.5 realize a logic functin F about input variable W, X, Y . Then, the Fis:( A )A) F=,,,(0,1,3,7,9,13,14)w x y z ∑B) F=,,,(0,2,5,7,9,13,14)w x y z ∑C) F=,,,(0,1,3,7,8,12,15)w x y z ∑D) F=,,,(1,2,5,7,9,12,15)w x y z ∑Fig.510. Which of the following statements are NOT correct about logic function? ( D ) A) There are multi-expressions of a logic function ’s minimal sum. B) The canonical sum of a circuit is a sum of minterms.C) Any logic function can be expressed using a sum of minterms or a product of maxterms. D) A sum of prime implicants must be the logic function ’s minimal sum. III. Combinational Circuit Analysis And Design: [30’]1.Write the truth table and the logic function performed by the CMOS circuit in Figure 6. (7’)Fig.6Solution ：Z=S ’A+SB评分标准：真值表正确 4 分，错一个扣0.5分；表达式正确 3分。

数字电子技术期末考试题及答案(经典)

xxx~xxx学年第x学期《数字电子技术》期末复习题第一部分题目一、判断题（每题2分,共30分。

描述正确的在题号前的括号中打“√”，错误的打“×”）【】1、二进制有0 ~ 9十个数码，进位关系为逢十进一。

【】2、（325）8 ＞（225）10【】3、十进制数整数转换为二进制数的方法是采用“除2取余法”。

【】4、在二进制与十六进制的转换中，有下列关系：（100111010001）2=（9D1）16【】5、8421 BCD码是唯一能表示十进制数的编码。

【】6、十进制数85的8421 BCD码是101101。

【】7、格雷码为无权码，8421 BCD为有权码。

【】8、数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

【】9、逻辑变量的取值，１比０大。

【】10、在逻辑代数中，逻辑变量和函数均只有0和1两个取值，且不表示数量的大小。

【】11、逻辑运算1+1=1【】12、逻辑运算A+1+0=A【】13、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。

【】14、在时间和幅度上均不连续的信号是数字信号，所以语音信号是数字信号。

【】15、逻辑函数的运算次序为：先算括号内，后算括号外；先求与，再求或，最后求非。

【】16、AB A C BC AB A C++=+【】17、逻辑函数表达式的化简结果是唯一的。

【】18、逻辑真值表、逻辑表达式、逻辑图均是逻辑关系的描述方法。

【】19、n个变量组成的最小项总数是2n个。

【】20、逻辑函数的化简方法主要有代数化简法和卡诺图化简法。

【】21、逻辑函数化简过程中的无关项一律按取值为0处理。

【】22、数字电路中晶体管工作在开关状态，即不是工作在饱和区，就是工作在截止区。

【】23、TTL或非门的多余输入端可以接高电平。

【】24、某一门电路有三个输入端A、B、C，当输入A、B、C不全为“1”时，输出Y为“0”，输入A、B、C全为高电平“1”时，输出Y为“1”，此门电路是或门电路。

电子科大数字电路期末试题半期测验

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

2020秋西安电子科技大学《数字逻辑电路》大作业期末试题及答案

学习中心/函授站_姓名学号西安电子科技大学网络与继续教育学院2020 学年下学期《数字逻辑电路》期末考试试题（综合大作业）题号一二三四总分题分30 10 30 30得分考试说明：1、大作业试题于2020 年10 月15 日公布：（1）毕业班学生于2020 年10 月15 日至2020 年11 月1 日在线上传大作业答卷；（2）非毕业班学生于2020 年10 月22 日至2020 年11 月8 日在线上传大作业答卷；（3）上传时一张图片对应一张A4 纸答题纸，要求拍照清晰、上传完整；2、考试必须独立完成，如发现抄袭、雷同均按零分计；3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要求字迹工整、卷面干净。

一、单项选择题（每小题2 分，共40 分）1、下列各数中与十进制数101 不相等的数是（ D ）。

A．（0100 0011 0100）余3BCD B．（141）8C．（1100101）2D．（66）162、八进制数（35）8的8421BCD 是（ B ）。

A．0011 1000B．0010 1001C．0011 0101D．0010 11003、为使与非门输出为1 则输入（ A ）。

A．只要有0 即可B．必须全为0C．必须全为1D．只要有1 即可4、函数F AC BC AB与其相等的表达式是（ B ）。

A．BC B．C+AB C．AC AB D．AB5、使函数F AB AC BC 等于 0 的输入 ABC 的组合是（ C ）。

A ．ABC=111 B ．ABC=110 C ．ABC=100 D ．ABC=0116、四变量的最小项ABCD 的逻辑相邻项是（ A ）。

A ．ABCDB ．ABCDC ．ABCD D ．ABCD 7、函数 F ABC B .C (A D )BC 的对偶式是（ C ）。

A ．G (A B C )(B C )(AD B C )B ．G A BC (B C )ADB CC ．G A B C (B C )(AD B C )D ．G A BC (B C )AD B C8、FA B C ADE BDE ABC 的最简式为（ A ）。

数字电子技术期末复习试卷及答案(四套)

图1-7
二、（12分）逻辑电路如图2a、b、c所示。试对应图d所示输入波形，分别画出输出端L1、、L2和L3的波形。(设触发器的初态为0)
（a）(b)
(c ) (d)
图2
三、（12分）发由全加器FA、2-4线译码器和门电路组成的逻辑电路如图3 a所示。试在图b中填写输出逻辑函数L的卡诺图（不用化简）。
试卷二
一、（18分）选择填空题
1. 用卡诺图法化简函数F(ABCD)= (0,2,3,4,6,11,12)+ (8,9,10,13,14,15)得最简与-或式________。
A. B.
C. D.
2. 逻辑函数F1、F2、F3的卡诺图如图1-2所示，他们之间的逻辑关系是。
A．F3=F1•F2B．F3=F1+F2
C.4.25V D.-8.25V
图1-5
6.用1K×4位的DRAM设计4K×8位的存储器的系统需要的芯片数和地址线的根数是（）
A.16片，10根 B.8片，10根
C.8片，12根 D.16片，12根
7.某逻辑门的输入端A、B和输出端F的波形图1-7所示，F与A、B的逻辑关系是：
A. 与非； B. 同或； C.异或； D. 或。
图2
三、（10分）如图3所示，为检测水箱的液位，在A、B、C、三个地方安置了三个水位检测元件，当水面低于检测元件时，检测元件输出低电平，水面高于检测元件时，检测元件输出高电平。试用与非门设计一个水位状态显示电路，要求：当水面在A、B之间的正常状态时，仅绿灯G亮；水面在B、C间或A以上的异常状态时，仅黄Y灯亮；水面在C以下的危险状态时，仅红灯R亮。
三、输出逻辑函数L的卡诺图如图A3所示。
图A3
四、1.逻辑函数Y的卡诺图如图A4所示。

数字电子技术期末考试试题及答案(试卷一)

、代入规则对偶规则反
演规则
、
。
5、为了实现高的频率稳定度，常采用石英晶体
振荡
器；单稳态触发器受到外触发时进入暂稳态态
6、同步 RS 触发器中 R、S 为高电平有效，基本 R、S 触发器中 R、S
为低
电平有效
7、在进行 A/D 转换时，常按下面四个步骤进行，采样保持量化编
码、
、
、。Βιβλιοθήκη 二、选择题（每题 1 分，共 10 分）
1、有八个触发器的二进制计数器，它们最多有（
）种计数状态。
A、8； B、16； C、256； D、64
2、下列触发器中上升沿触发的是（）。
A、主从 RS 触发器；B、JK 触发器；C、T 触发器；D、D 触发器
3、下式中与非门表达式为（ d ），或门表达式为（a ）。
数字电子技术期末考试试题及答案（试卷一）
目录
数字电子技术期末考试试题及答案（试卷一） ........................................................................... 1 一、填空题（每空 1 分，共 20 分）.............................................................................................2 二、选择题（每题 1 分，共 10 分）.............................................................................................2 三、判断（每题 1 分，共 10 分）：...............................................................................................3 四、数制转化（每题 2 分，共 10 分）：.......................................................................................3 五、逻辑函数化简（每题 5 分，共 10 分）：...............................................................................3 六、分析电路：（每题 10 分，共 20 分）.....................................................................................4 七、设计电路（共 10 分）.............................................................................................................4 试题答案（一）...............................................................................................................................5

电子科大数字电路_期末试题0708_2半期考试

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是（ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （与门）B. （或门）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

电子科技大学数字逻辑电路期末英文考试题及试卷

电子科技大学XXX 学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期20XX 年4月25日I. TO FILL YOUR ANSWERS IN THE “[ ]” (4’ X 10=40) 1. [26.125 ]10 = [1A.2]16 2. (7A .C4)16 = ( 172.61 )8 .3. If [X]10 = -57，then [X]signed-magnitude = [ 10111001 ]2， ( Assumed the number system is 8-bit long ).4. If the signed-magnitude representation is （101101）2 for one number, then it ’s 8-bit two ’s complement representation is( 11110011 )2.5. If number [A] tw o’s -complement =11111001 and [B] two’s -complement =11010101, calculate [A-B] two’s -complement and indicate whether or not overflow occurs.[ A-B ] two’s -complement =[ 00100100 ], overflow[ NO ] 6. The binary number code is (1110101)2, then its corresponding Gray code is ( 1001111). 7. The unused CMOS NAND gate inputs should be tied to logic (____1___) or another input. 8. A CMOS circuit is shown as Fig1，it s’ logic function F =(____(A ⋅B)’______). (positive logic)9. If )(E D C B A F ⋅'+⋅'+=，then dualexpression =D F (___)))(((E D C B A F +'⋅+'⋅=______________).10. If F=∏ABCD (1,6,8,10, 13)，then its invert function expression is ='F ∏ABCD (_0,2,3,4,5,7,9,11,12,14,15__).II. Give your answers whether the statements are true or false(2*5=10)F+E DFig.11. ( F ) If AB=AC is true for logic equation ，then B=C is true.2. ( F ) A product expression for all minterms of a logic function must be 1.3. ( T ) If a logic function )7,3,1(,,C B A F ∏=，then it s’ inverse funcation )7,3,1(,,'C B A F ∑=.4. ( T ) when inputs is one “1” and 1000 “0” for XOR gate, then output is “1”.5. ( T ) A properly designed two-level sum-of-products (AND-OR) circuit has no static-0 hazards.III. there is only one correct answer in the following questions.(3’ X 10=30)1. For a logical function, which representation as follows is one and only （唯一）. ( C )A) logic expression B) logic diagram C) truth table D) timing diagram 2. The following logic expressions, the hazard-free one is ( D ).A) F=B ’C ’+AC+A ’B B) F=A ’C ’+BC+AB ’C) F=A ’C ’+BC+AB ’+A ’B D) F=B ’C ’+AC+A ’B+BC+AB ’+A ’C ’ 3. The output signal of ( A ) circuit is 1-out-of-M code.A) binary decoder B) binary encoder C) seven-segment decoder D) decade counter4. The logic equation for a 2-input,1-bit multiplexer is F=AC+BC ’. If we want to build a two-input OR gate （F=X+Y ）with this multiplexer , show how to tie the input A, B and C? ( A ).A). The input A should be tied to logic “1”, B to X, and C to Y . B). The input A should be tied to X, B to logic “0” and C to Y . C). The input A and B should be tied together to X, and C to Y . D). The input A should be tied to logic “0”, B to X, and C to Y .5. For a NAND gate in positive logic, if negative logic is adopted ，then NAND gate will be changed to （ D ）。

西安电子科技大学2020 学年上学期《数字逻辑电路》期末考试试题(综合大作业)

学习中心/函授站_姓名答案+3225776615学号西安电子科技大学网络与继续教育学院2020 学年上学期《数字逻辑电路》期末考试试题（综合大作业）考试说明：1、大作业试题于2020 年4 月23 日公布，2020 年4 月24 日至2020 年5 月10 日在线上传大作业答卷（一张图片对应一张A4 纸答题纸），要求拍照清晰、上传完整；2、考试必须独立完成，如发现抄袭、雷同均按零分计；3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要求字迹工整、卷面干净。

一、单项选择题（每题 2 分，共 30 分）1、与(76)H 相等的数是[ ]。

A （76）OB （116）DC （76）D D (1110110)B2、（100011.1）B 的8421BCD 是[ ]。

A 00110101.0101B 00111000.1000C 00111000.0101D 100011.10003、或非门的输出完成F =A , 则多余输入端[ ]。

A 全部接高电平B 全部接低电平C 只需一个接地即可D 只需一个接高电平即可4、逻辑函F (ABC )=A ⋅B +AC 的最小项标准式为[ ]。

A F(ABC)= ∑(0,1,4,6)B F(ABC)= ∑(2,3,5,7)C F(ABC)= ∑(2,6,7)D F(ABC)= ∑(0,1,4,6)5、与AB＋AC＋B ⋅C 相等的表达式为[ ]。

A ACB ABC AB＋ACD A+ B ⋅C6、函数F=(A B ＋C)(B＋ACD )的对偶式函数表达式是[ ]。

A G=( A ＋B)·C ＋B ·A +C +DB G=A＋B C＋B·A +C +DC G=(A＋B )·C＋B·A +C +DD G=(A B )·C ＋(B+ A +C +D )7、逻辑函数A B C D 的逻辑相邻项是[ ]。

数字电子技术试卷3套含答案(大学期末复习资料).docx

200 X〜200 X学年考试试题一、填空题（每空1分，共20分）1、数字电路中并驾齐驱的两大分支是___________ 电路和 __________ 电路。

2、主从型JK触发器的特征方程°n+i= __________________ ；主从型JK触发器的功能有_______ 、________ 、 _______ 和________ 四种。

3、已知电路结构求解功能的过程称为_________ ;已知功能求解电路结构的过程称为_______ o4、只能存入固定数据，不能写入数据的半导体器件是_________________ , 这种器件中存储的数据可以长期 _____________ ,即使断电也不会 ________ 数据。

5、为使采样后的信号能够不失真的恢复原样，釆样频率沧至少应满足是被采样信号最高频率九ax的两倍。

这一结论称为______ 定理。

6、在一个CP=1期间，电路中的输出信号随着输入信号发生多次翻转的现象称为_______ o具有这种现象的触发器是___________ 触发器。

7、（64.5）!（）=（）2=（）16=（）88、施密特触发器具有______ 特性；555定时器是一种_______ 混合电路。

二、判断下列说法的正确与错误（每小题1分，共8分）1、数字电路最大的特点就是具有记忆性。

（）2、竞争冒险中凡电压毛刺为高电平时，均称为1冒险。

（）3、数值译码器的输入量是十进制，输出量是二进制。

（）4、仅具有翻转功能的触发器是T触发器。

（）5、74LS90和74LS163都是具有自启动能力的集成计数器。

（）6、集成电路74LS138是一个4线-10线的译码器。

（）7、多谐振荡器输入三角波，输出可转换成方波。

（）8、模5计数器至少需用两位触发器构成。

（）三、选择题（每小题2分，共20分）1、由与非门组成的基本RS触发器不允许输入的变量组合g•斥是（）A、00B、01C、10D、112、仅具有保持和翻转功能的触发器是（）A、JK触发器B、D触发器C、T触发器D、同步触发器3、八输入端的编码器按二进制编码时，其输出端的个数是（）A、2个B、3个C、4个D、6个4、用8421 BCD码作为代码的计数器，至少需要的触发器个数是（）A、2个B、3个C、4个D、5个5、按触发方式的不同，双稳态触发器可分为（）A、高电平触发和低电平触发B、电平触发或边沿触发C、上升沿触发和下降沿触发D、输入触发和时钟触发6、四位移位寄存器构成扭环形计数器时，可构成（）计数器。

2007-2008学年第2学期《数字电路》期末考试试卷（闭卷A）

2007-2008学年第2学期《数字电路》期末考试试卷（闭卷A）我以⼀名⼤学⽣的⼈格尊严保证，在本场考试中，⾃觉遵守考试纪律，服从考试管理，决不作弊或帮助别⼈作弊！签名：学院专业学号级班··················密···················封·····················线··················命题⼈签字：系主任签字：审核院长签字：共印份数：第1页共4页聊城⼤学计算机学院07—08学年第2学期期末考试2007级《数字电路》试题（闭卷 A卷）⼀、填空题（每空1分，共20分）8421BCD代码为。

2．Y=A(B+C)+CD的对偶式Y D＝。

3．常⽤的逻辑函数表⽰⽅法主要有、、、波形图、卡诺图和硬件描述语⾔等。

4．逻辑函数Y＝AB＋BC+AC化为与⾮—与⾮形式为。

5．如果以⾼电平表⽰逻辑1，以低电平表⽰逻辑0，则这种表⽰⽅法为。

6．⼏个OD（漏极开路输出）门的输出直接相连，可以实现逻辑。

7．CMOS电路最突出的⼀⼤优点是。

电子科技大学2007年电子设计自动化技术期末试卷A

………密………封………线………以………内………答………题………无………效……电子科技大学二零零六至二零零七学年第一学期期末考试《大规模数字集成电路设计》课程考试题 A 卷（ 120 分钟）卷面总分：80分考试形式：闭卷考试日期 200 年月日课程成绩构成：平时10分，期中0分，实验10分，期末80分一二三四五六七八九十合计一．名词解释（2分×6题）要求给出以下缩写的完整英文。

若仅给出中文解释的，只能酌情给分。

1．EDA2．FPGA3．ASIC4．SOC5．DSP6．VHDL………密………封………线………以………内………答………题………无………效……二．填空题（每空1分，共18分）1．VHDL程序的5个组成部分分别为：___________、___________、___________、___________、___________。

2．VHDL中操作符“&”的具体名称是：________________，它的基本功能是：__________________________________________________________。

3．VHDL描述行为的语句中有并行语句和顺序语句之分。

只能当顺序语句使用的描述语句有很多，试列举出其中三种：___________、___________、___________。

4．Active-HDL软件工具编程设计录入方法最基本的三种：_______________、_______________、_______________。

5．VHDL的并行信号赋值语句，除了常见的一般信号赋值语句（如：C<=A and B;）外，还有两种形式，它们分别是：_________________、_________________。

6．VHDL结构描述是实体构造的层次化、结构化的表现。

试列举出其中两种描述结构的语句_______________________、 _______________________。

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………密………封………线………以………内………答………题………无………效……电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 2 ）B. （ 4 ）C. （ 6 ）D. （ 8 ） 1-11．三态门的三个输出状态分别为：逻辑“1”、逻辑“0”和（ C ）A. （短路）B. （ 5V ）C. （高阻）D. （ 0.3V ） 1-12．与()x y xz ''+等价的逻辑关系为（ D ）A. XYZB. XY ’+XZ ’C. XY ’+X ’Z ’D. XY ’Z………密………封………线………以………内………答………题………无………效……1-13．逻辑式(),,2,3,4,5A B C∏等价的标准和表达式为（ B ）A. AB A B ''+B.(),,0,1,6,7A B C∑C. A B AB ''+D.(),,2,3,4,5A B C∑1-14．表示148个不同的符号或状态，至少需要多少位二进制编码（ C ）A.4位B. 6位C. 8位D. 10位1-15．对于按照逻辑式F AC BC '=+实现的电路，下列说法正确的是（ A ）A. 存在静态1型冒险B.存在静态0型冒险C.存在上述两种冒险D. 上述两种冒险都不存在二、选择题（单选题，每题3分，共45分）2-1．逻辑式(),,,6,7,8,9,13,14,15W X Y Z∑的最简和之积表达式为（ A ）A. ()()()W Y X Y X Y Z ''++++B. ()()()W Y X Y X Y Z '''''++++C. ()()()W Y Z X Y W X Y '''''+++++D. ()()()W Y Z X Y W X Y '''+++++2-2．利用二选一多路复用器(Y=SD 1+S ’D 0)，可以实现多种不同的逻辑功能。

下面电路中，能够实现F=A ⋅B 功能的是（ A ）。

2-3. 用卡诺图(Karnaugh Map )求下列逻辑函数F =)15,4(d )13,9,8,7,6,5,1(ZY,X,W,+∑的最简积之和表达式（与或表达式）是（ B ）A ． F= W ’X + Y ’Z + WX ’Z ’ + XZB 。

F= W ’X + Y ’Z + WX ’Y ’C ． F= W ’XY + Y ’Z + WX ’Z ’D 。

F= W ’XZ ’ + Y ’X ’Z + WX ’Z ’ + XZ2-4. 在同一四变量逻辑系统中，函数F1 = ∑ABCD (2,4,5,7,9,14) 和F2 = ∏ABCD (1,6,8,10,11,13) 之间满足（ A ）关系。

A. 对偶B. 相等C. 香农展开D. 反演（互非）2-5. 采用与或结构设计一个3输入表决器（输入占多数时输出高电平），至少需要采用多少个与门（ B ）A. 2个B.3个C.4个D.5个………密………封………线………以………内………答………题………无………效……2-6. 已知逻辑函数为：F =(((A +B)’ + C ’ )’ + D)’, 在下面的四张真值表F I 、F II 、F III 、F IV 中，符合上述要求的真值表是（ C ）。

A. F IB. F IIC. F IIID. F IV A B C D F I F II F III F IV 0 0 0 0 1 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 0 D 1 0 1 1 0 1 0 D 1 1 0 0 1 0 1 D 1 1 0 1 0 1 0 D 1 1 1 0 0 1 0 D 1 1 1 1 0 1 0 D2-7. 已知二变量输入逻辑门的输入A 、B 和输出F 的波形如图所示，判断是（ D）逻辑门的波形。

A. 与非门B. 异或门C. 同或门D. 无法判断2-8. 以下描述一个逻辑函数的方法中只有( C )能唯一表示。

A.表达式B.逻辑图C.真值表D.波形图2-9. 用八选一多路复用器74x151实现四变量函数∑=ABCD F )15,13,12,10,9,7,6,3(,若电路的部分连接如图所示，则74x151的输入D2端应接（ A ）。

A. 逻辑0 B. 逻辑1 C. 输入D D. 输入D 取非2-10. 逻辑函数())12,11,10,3,0(15,14,9,8,2,1,,,d FZ Y X W +=∑;其最简和之积表达式为( B ).A. ( (W +X ’)(X ’+Y+Z ’) )B. ( (W+X ’)(X ’+Y) )C. ( (X+Y ’) (W ’+X) )D. ((W ’ +X)(X+Y ’+Z) )AF B………密………封………线………以………内………答………题………无………效……2-11. 计算机内以2的补码形式存有多个二进制有符号数。

所有数字的长度都是8位。

则若计算机内数码 A=01011010, B=10001011, 则 -A+B=（ B ）。

A.（00110001,无溢出） B.（00110001,溢出） C.（00110101,溢出） D.（00110101,无溢出）2-12．在下列电路中，设每个门电路的平均延迟时间为5ns 。

在稳定状态下，若A 在时间t=0时从高电平突变到低电平，则F 发生第二次电平变化的时间为( D )A.t=5nsB. t=10nsC. t=15nsD. t=20ns2-13．优先编码器74LS148输入为: I 0-L ，I 1-L ，I 2-L ，I 3-L ，I 4-L ，I 5-L ，I 6-L ，I 7-L ，输出为Y 2-L ,Y 1-L ,Y 0-L 。

I 7-L 具有最高优先级，当使能输入S _L =0 ， I 2-L =I 5-L =I 6-L =0, I 0-L =I 1-L =I 3-L =I 4-L =I 7-L =1时，输出Y 2-L ,Y 1-L ,Y 0-L 应为( B ).A.( 110 )B. ( 001 )C. ( 010 )D. ( 101 )2-14．右边电路中，当C1，C2=（ D ）时，F=(A+B)’。

A ．（0，0） B ．（0，1） C ．（1，0） D ．（1，1）2-15．某组合逻辑电路的输入波形A ，B ，C 和输出波形F 如下图所示。

该电路的标准和表达式为（ D ）A. (),,1,3,5,7A B C∑B. (),,0,2,4,6A B C∑ C. (),,2,3,5,7A B C∑D.(),,1,2,4,7A B C∑三、选择题（多选题，每题2分，共10分）评分要求：全对得2分，有错扣1分，全错不得分。

3-1．已知有二输入逻辑门，输入A 、B 与输出F, 若满足A=1, B=1时, F=0，则A , B 与F 之间的逻辑关系可能是( A 、 C 、 D )A. 异或B. 同或C. 与非D. 或非………密………封………线………以………内………答………题………无………效……3-2．在4输入CMOS 与非门的使用中，如有未用输入信号端应作（ A 、B ）的处理。

A. ( 接电源正极 ) B. ( 接逻辑“1” ) C. ( 接逻辑“0” ) D. ( 接地 )3-3．下列可能产生两组竞争—冒险问题的逻辑函数是( A 、D )A. F=A’·B + A·C + B’·CB. F=A’·B + A·C + B·CC. F=(A+B)·(B’+C)·(C+D)D. F=(A+B’)·(B+C)·(C’+D)3-4．已知函数)'''()''(),,,(C B D C AB D C B A F ++=，则它的最简表达式有（ A 、B ）。

A.（ A ’+B+C ’D ’ ） B.（ (A ’+B+C ’)(A ’+B+D ’) ） C.（A ’+B+B ’C ’D ’） D.（A ’+B ）3-5．使得4输入CMOS 或非门的输出为“0”的输入情况有 ( A 、D 、E )A. 全部输入取“1”B. 全部输入取“0”C. 全部输入悬浮（不接）D. 全部输入中有“0”E. 全部输入中有“1”四、分析、设计题部分：4-1．试采用与或结构设计一输入为8421BCD 码的译码器，分别采用利用无关项进行化简和不利用无关项进行化简，请比较两种方案实现的译码器中所使用的一级与门数量以及与门输入端数量的差异。