EDA技术复习大纲(1)

EDA技术复习大纲
1.题型：填空，判断改错，编程题编程题、问答题，共100分。

2.EDA、FPGA及quartus软件基础知识：如quartus相关文件的
后缀名；quartus软件使用常用命令，如管脚分配，编译，编程下载等
3.复习计数器、分频电路的设计、7段译码器设计、数字时钟、
数字秒表的设计。

4.编程题实体部分已经写好。

EDA复习基础知识要点
1.EDA的概念
EDA（电子设计自动化）是现代电子设计技术的核心。

EDA就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、化简、分割、综合优化仿真，直至下载到可编程逻辑器件CPLD/FPGA 或专用集成电路ASIC芯片中，实现既定的电子线路的功能。

2.EDA的发展阶段
CAD是EDA技术发展的早期阶段，此阶段仅仅使用计算机进行辅助绘图工作。

CAE是在CAD的工具逐步完善的基础上发展起来的，它开始用计算机将许多单点工具集成在一起使用。

20世纪90年代电子技术的飞速发展促使现在的EDA技术的形成。

出现了EDA设计的概念，并发展至今天。

3.EDA设计流程
①设计准备②设计输入③设计处理④设计校验⑤器件编程⑥器件验证
4.设计输入的三种方式
①原理图方式②文本输入方式③波形输入方式
5.设计处理的步骤
①设计编译和检查（信号线有无漏接，信号有无双重来源，关键词有无错误）
②优化设计和综合
③适配和分割
④布局和布线
⑤生成编程数据文件
6.常用对应的后缀名
①原理图文件.bdf
②VHDL语言文件.vhd
③Verilog HDL文件.v
④仿真波形文件.vwf
7.可编程逻辑器件的分类
①按集成密度分类
可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。

LDPLD 通常是指早期发展起来的、集成密度小于1000门/片左右的PLD如ROM、PLA、PAL 和GAL等。

HDPLD包括可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device）、复杂可编程逻辑器件CPLD（Complex PLD）和FPGA三种，其集成密度大于1000门/片。

如Altera 公司的EPM9560，其密度为12000门/片，Lattice公司的pLSI/ispLSI3320为14000门/片等。

目前集成度最高的HDPLD可达5亿晶体管/片以上。

②按编程方式分类
可编程逻辑器件的编程方式分为两类：一次性编程OTP（One Time Programmable）器件和可多次编程MTP（Many Time Programmable）器件。

OTP器件是属于一次性使用的器件，只允许用户对器件编程一次，编程后不能修改，其优点是可靠性与集成度高，抗干扰性强。

MTP器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计，特别适合于系统样机的研制和初级设计者的使用。

③根据各种可编程元件的结构及编程方式，可编程逻辑器件通常又可以分为四类：
a．采用一次性编程的熔丝（Fuse）或反熔丝（Antifuse）元件的可编程器件，如PROM、PAL 和EPLD等。

b．采用紫外线擦除、电可编程元件，即采用EPROM、UVCMOS工艺结构（即指EEPROM 工艺结构）的可多次编程器件。

c．采用电擦除、电可编程元件。

其中一种是E2PROM，另一种是采用快闪存储器单元（Flash Memory）结构的可多次编程器件。

d．基于基于查找表LUT、静态存储器SRAM工艺的可多次编程器件。

目前多数FPGA是基于SRAM结构的可编程器件。

④按结构特点分类
PLD按结构特点分为阵列型PLD和现场可编程门阵列型FPGA两大类。

阵列型PLD的基本结构由与阵列和或阵列组成。

简单PLD（如PROM、PLA、PAL和GAL 等）、EPLD和CPLD都属于阵列型PLD。

现场可编程门阵列型FPGA具有门阵列的结构形式，它有许多可编程单元（或称逻辑功能块）排成阵列组成，称为单元型PLD。

⑤按其结构的复杂程度及性能的不同分类
一般可分为四种：SPLD、CPLD、FPGA及ISP器件。

8.4种不同的可编程逻辑器件
①简单可编程逻辑器件（SPLD）
简单可编程逻辑器件SPLD（Simple Programmable Logic Device）是可编程逻辑器件的早期产品。

最早出现在20世纪70年代，主要是可编程只读存储器（PROM）、可编程逻辑阵列（PLA）、可编程阵列逻辑（PAL）及通用阵列逻辑（GAL）器件等。

简单PLD的典型结构是由与阵列及或阵列组成的，能有效实现以“乘积和”为形式的布尔逻辑函数。

②复杂可编程逻辑器件（CPLD）
复杂可编程逻辑器件CPLD（Complex Programmable Logic Device）出现在20世纪80年代末期。

其结构上不同于早期SPLD的逻辑门编程，而是采用基于乘积项技术和E2PROM（或Flash）工艺的逻辑块编程，不但能实现各种时序逻辑控制，更适合做复杂的组合逻辑电路。

③现场可编程门阵列（FPGA）
现场可编程门阵列FPGA（Field Programmable Gate Array）是由美国Xilinx（赛灵思）公司率
先开发的一种通用型用户可编程器件。

FPGA与SPLD和CPLD的结构完全不同，它不包括与门和或门，目前应用最多的FPGA是采用对基于查找表技术和SRAM工艺的逻辑块编程来实现所需的逻辑功能的。

同CPLD相比，它的逻辑块的密度更高、触发器更多、设计更灵活，多用于大规模电路的设计，尤其更适合做复杂的时序逻辑。

但由于FPGA采用的是SRAM工艺，掉电后数据会丢失，因此实际应用时还须外挂一个E2PROM或Flash Memory来存储编程数据。

④在系统可编程逻辑器件（ISP）
在系统可编程逻辑器件ISP（In-System Programmable PLD ,通常简称ISP-PLD）是1992年由美国的Lattice（莱迪思）公司率先推出的。

它是一种采用了在系统可编程技术的PLD，与传统编程技术的最大区别是它不使用编程器，而是通过下载电缆与计算机直接相连，用户在自己设计的目标系统中直接对器件编程。

这种全新的设计方法可以使可编程逻辑器件先装配后编程，成为产品后还可以反复编程，使生产维护和系统更新都发生了革命性的变化。

在系统编程是使用一根下载电缆一端连在计算机的并行打印口上，另一端接在装配了可编程逻辑器件的PCB板上的插头中（目前大都使用JTAG口），早期的PLD是不支持ISP技术的，目前的CPLD、FPGA都支持ISP技术可实现在线编程。

8.ISP概念
ISP（In-System Programming）在系统可编程，指电路板上的空白器件可以编程写入最终用户代码，而不需要从电路板上取下器件。

9.VHDL的概念
VHDL全名超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit HardwareDescription Language）。

其有以下几个特点：
①VHDL具有强大的功能，覆盖面广，描述能力强。

②VHDL有良好的可读性。

③VHDL有良好的可移植性。

④使用VHDL可以延长设计的生命周期。

⑤VHDL支持大规模设计的分解和已有设计的再利用。

⑥VHDL有利于保护知识产权。

1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。

A. 功能仿真
B. 时序仿真
C. 逻辑综合
D. 配置
3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

A. 软IP
B. 固IP
C. 硬IP
D. 全对
4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。

A. 可编程乘积项逻辑
B. 查找表（LUT）
C. 输入缓冲
D. 输出缓冲
6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。

A. 器件外部特性
B. 器件的内部功能
C. 器件外部特性与内部功能
D. 器件的综合约束
7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。

A. 流水线设计
B. 资源共享
C. 逻辑优化
D. 串行化
8. 进程中的信号赋值语句，其信号更新是_________。

A. 立即完成
B. 在进程的最后完成
C. 按顺序完成
D. 都不对
9. 不完整的IF语句，其综合结果可实现________。

A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路
10. 状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。

A. 一位热码编码
B. 顺序编码
C. 状态位直接输出型编码
D. 格雷码编码
二、VHDL程序填空
1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;
USE IEEE._____________.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT ( CLK : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
END CNT10;
ARCHITECTURE bhv OF ______ IS
SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS (CLK)
_______
IF __________________ THEN -- 边沿检测
IF Q1 > 10 THEN
Q1 <= (OTHERS => '0'); -- 置零
ELSE
Q1 <= Q1 + 1 ; -- 加1
END IF;
END IF;
END PROCESS ;
__________
END bhv;
2. 下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bmux IS
PORT ( sel : ____ STD_LOGIC;
A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ;
END bmux;
ARCHITECTURE bhv OF bmux IS
BEGIN
y <= A when sel = '1' ______
______;
END bhv;
三、VHDL程序改错
仔细阅读下列程序，回答问题
LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4 CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11 BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19
WHEN "0000" => LED7S <= "0111111"; -- 20
WHEN "0001" => LED7S <= "0000110"; -- 21
WHEN "0010" => LED7S <= "1011011"; -- 22
WHEN "0011" => LED7S <= "1001111"; -- 23
WHEN "0100" => LED7S <= "1100110"; -- 24
WHEN "0101" => LED7S <= "1101101"; -- 25
WHEN "0110" => LED7S <= "1111101"; -- 26
WHEN "0111" => LED7S <= "0000111"; -- 27
WHEN "1000" => LED7S <= "1111111"; -- 28
WHEN "1001" => LED7S <= "1101111"; -- 29
END CASE; -- 30 END PROCESS; -- 31 END one; -- 32
1.在程序中存在两处错误，试指出，并说明理由：
2.修改相应行的程序：
错误1 行号：程序改为：
错误2 行号：程序改为：
四、阅读下列VHDL程序，画出原理图（RTL级）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HAD IS
PORT ( a : IN STD_LOGIC;
b : IN STD_LOGIC;
c : OUT STD_LOGIC;
d : OUT STD_LOGIC
);
END ENTITY HAD;
ARCHITECTURE fh1 OF HAD IS
BEGIN
c <= NOT(a NAND b);
d <= (a OR b)AND(a NAND b);
END ARCHITECTURE fh1;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口：clk 时钟信号
rst 异步复位信号 en 计数使能 load 同步装载 data （装载）数据输入，位宽为10
输出端口： q 计数输出，位宽为10 2. 看下面原理图，写出相应VHDL 描述
六、综合题
下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双口RAM （adram ）。

控制器（control ）是一个状态机，完成AD574的控制，和adram 的写入操作。

Adram 是一个LPM_RAM_DP 单元，在wren 为’1’时允许写入数据。

试分别回答问题
FPGA采集控制
下面列出了AD574的控制方式和控制时序图
AD574逻辑控制真值表（X 表示任意）
AD574工作时序：
1. 要求AD574工作在12位转换模式，K12_8、A0在control 中如何设置
2. 试画出control 的状态机的状态图
3. 对地址计数器模块进行VHDL 描述
输入端口：clkinc 计数脉冲 cntclr 计数器情零 输出端口：rdaddr RAM 读出地址，位宽10位
e
a b y
4.根据状态图，试对control进行VHDL描述
5.已知adram的端口描述如下
ENTITY adram IS
PORT
(
data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址
wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据
);
END adram;
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
EDA試卷答案
一、单项选择题
1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。

P14
A. 功能仿真
B. 时序仿真
C. 逻辑综合
D. 配置
3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。

P25
A. 软IP
B. 固IP
C. 硬IP
D. 全对
4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。

P15
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。

P42
A. 可编程乘积项逻辑
B. 查找表（LUT）
C. 输入缓冲
D. 输出缓冲
6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。

P274
A. 器件外部特性
B. 器件的内部功能
C. 器件外部特性与内部功能
D. 器件的综合约束
7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。

P238
A. 流水线设计
B. 资源共享
C. 逻辑优化
D. 串行化
8. 进程中的信号赋值语句，其信号更新是___B____。

P134
A. 立即完成
B. 在进程的最后完成
C. 按顺序完成
D. 都不对
9. 不完整的IF语句，其综合结果可实现__A__。

P147
A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路
10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。

P221
A. 一位热码编码
B. 顺序编码
C. 状态位直接输出型编码
D. 格雷码编码
二、VHDL程序填空
1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT ( CLK : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
END CNT10;
ARCHITECTURE bhv OF CNT10 IS
SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN -- 边沿检测
IF Q1 > 10 THEN
Q1 <= (OTHERS => '0'); -- 置零
ELSE
Q1 <= Q1 + 1 ; -- 加1
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END bhv;
2. 下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bmux IS
PORT ( sel : IN STD_LOGIC;
A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) ;
END bmux;
ARCHITECTURE bhv OF bmux IS
BEGIN
y <= A when sel = '1' ELSE
B;
END bhv;
三、VHDL程序改错
仔细阅读下列程序，回答问题
LIBRARY IEEE; -- 1
USE IEEE.STD_LOGIC_1164.ALL; -- 2
ENTITY LED7SEG IS -- 3
PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4
CLK : IN STD_LOGIC; -- 5
LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6
END LED7SEG; -- 7
ARCHITECTURE one OF LED7SEG IS -- 8
SIGNAL TMP : STD_LOGIC; -- 9
BEGIN -- 10
SYNC : PROCESS(CLK, A) -- 11
BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19
WHEN "0000" => LED7S <= "0111111"; -- 20
WHEN "0001" => LED7S <= "0000110"; -- 21
WHEN "0010" => LED7S <= "1011011"; -- 22
WHEN "0011" => LED7S <= "1001111"; -- 23
WHEN "0100" => LED7S <= "1100110"; -- 24
WHEN "0101" => LED7S <= "1101101"; -- 25
WHEN "0110" => LED7S <= "1111101"; -- 26
WHEN "0111" => LED7S <= "0000111"; -- 27
WHEN "1000" => LED7S <= "1111111"; -- 28
WHEN "1001" => LED7S <= "1101111"; -- 29
END CASE; -- 30 END PROCESS; -- 31 END one; -- 32
1.在程序中存在两处错误，试指出，并说明理由：
第14行TMP附值错误
第29与30行之间，缺少WHEN OTHERS语句
2.修改相应行的程序：
错误1 行号：9程序改为：
TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);
错误2 行号：29 程序改为：
该语句后添加WHEN OTHERS => LED7S <= "0000000";
四、阅读下列VHDL程序，画出原理图（RTL级）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HAD IS
PORT ( a : IN STD_LOGIC;
b : IN STD_LOGIC;
c : OUT STD_LOGIC;
d : OUT STD_LOGIC
);
END ENTITY HAD;
ARCHITECTURE fh1 OF HAD IS
BEGIN
c <= NOT(a NAND b);
d <= (a OR b)AND(a NAND b);
END ARCHITECTURE fh1;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口：
clk 时钟信号 rst 异步复位信号 en 计数使能 load 同步装载
data （装载）数据输入，位宽为10 输出端口：
q 计数输出，位宽为10
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT1024 IS PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );
END CNT1024;
ARCHITECTURE ONE OF CNT1024 IS BEGIN PROCESS (CLK, RST, EN, LOAD, DATA) VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0); BEGIN
IF RST = '1' THEN Q1 := (OTHERS => '0'); ELSIF CLK = '1' AND CLK'EVENT THEN IF LOAD = '1' THEN Q1 := DATA; ELSE
IF EN = '1' THEN
Q1 := Q1 + 1;
END IF; END IF;
END IF;
Q <= Q1;
END PROCESS;
END ONE;
2. 看下面原理图，写出相应VHDL 描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC;
Y : INOUT STD_LOGIC;
e
a b y
B : OUT STD_LOGIC);
END TRI_STATE;
ARCHITECTURE BEHAV OF TRI_STATE IS
BEGIN
PROCESS (E, A, Y)
BEGIN
IF E = '0' THEN
B <= Y;
Y <= 'Z';
ELSE
B <= 'Z';
Y <= A;
END IF;
END PROCESS;
END BEHAV;
六、综合题
下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。

控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。

Adram是一个LPM_RAM_DP单元，在wren为’1’时允许写入数据。

试分别回答问题
FPGA采集控制
下面列出了AD574的控制方式和控制时序图
AD574逻辑控制真值表（X表示任意）
AD574工作时序：
1.要求AD574工作在12位转换模式，K12_8、A0在control中如何设置
K12_8为‘1’，A0为‘0’
2.试画出control的状态机的状态图
类似书上图8-4
3.对地址计数器模块进行VHDL描述
输入端口：clkinc 计数脉冲
cntclr 计数器清零
输出端口：rdaddr RAM读出地址，位宽10位
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity addr_cnt is
port ( clkinc, cntclr : in std_logic;
wraddr : out std_logic_vector (9 downto 0) ); end addr_cnt;
architecture one of addr_cnt is
signal tmp : std_logic_vector (9 downto 0);
begin
process (clkinc, cntclr)
begin
if clkinc'event and clkinc = '1' then
if cntclr = '1' then
tmp <= (others => '0');
else
tmp <= tmp + 1;
end if;
end if;
end process;
wraddr <= tmp;
end one;
4.根据状态图，试对control进行VHDL描述
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity control is
port ( addata : in std_logic_vector (11 downto 0);
status, clk : in std_logic;
cs, ce, a0, rc, k12_8, clkinc : out std_logic;
rddata : out std_logic_vector (11 downto 0) ); end control;
architecture behav of control is
type con_st is (s0, s1, s2, s3, s4);
signal cst, nst : con_st;
signal lock : std_logic;
signal reg12 : std_logic_vector (11 downto 0);
begin
a0 <= '0';
k12_8 <= '1';
ce <= '1';
cs <= '0';
REGP : process (clk)
begin
if clk'event and clk = '1' then
cst <= nst;
end if;
end process;
COMP : process (cst, status, addata)
begin
case (cst) is
when s0 => rc <= '1'; lock <= '0'; nst <= s1;
when s1 => rc <= '0'; lock <= '0'; nst <= s2;
when s2 => if status = '1' then nst <= s3; end if;
rc <= '1'; lock <= '0';
when s3 => rc <= '1'; lock <= '1'; nst <= s4;
when s4 => rc <= '1'; lock <= '0'; nst <= s0;
when others => nst <= s0;
end case;
end process;
LOCKP : process (lock)
begin
if lock = '1' and lock'event then
reg12 <= addata;
end if;
end process;
rddata <= reg12;
clkinc <= lock; --(或者为NOT LOCK，延后半个时钟)
end behav;
5.已知adram的端口描述如下
ENTITY adram IS
PORT
(
data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址
wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据
);
END adram;
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
library ieee;
use ieee.std_logic_1164.all;
entity daco is
port ( clk, cntclr, status : in std_logic;
addata : in std_logic_vector (11 downto 0);
rdaddr : in std_logic_vector (9 downto 0);
cs, ce, a0, rc, k12_8 : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end daco;
architecture one of daco is
component control is
port ( addata : in std_logic_vector (11 downto 0);
status, clk : in std_logic;
cs, ce, a0, rc, k12_8, clkinc : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end component;
component addr_cnt is
port ( clkinc, cntclr : in std_logic;
wraddr : out std_logic_vector (9 downto 0) );
end component;
component adram IS
PORT
(
data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址
wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据
);
END component;
signal rds : std_logic_vector (11 downto 0);
signal clkinc : std_logic;
signal wraddr : std_logic_vector (9 downto 0);
begin
u1 : control port map (addata => addata, status => status, clk => clk, cs => cs, ce => ce, a0 => a0, rc => rc,
k12_8 => k12_8, clkinc => clkinc, rddata => rds);
u2 : addr_cnt port map (clkinc => clkinc, cntclr => cntclr, wraddr => wraddr);
u3 : adram port map (data => rds, wraddress => wraddr,
rdaddress => rdaddr, wren => '1', q => rddata); end one;
全加器的VHDL程序设计：全加器的逻辑表达式为：
S = a⊕b⊕ci
Co =（a•b）+（a•ci）+（b•ci）
Quartus II中创建一个EDA工程的流程。

计数和分频综合题
ENTITY DVF IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF DVF IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
IF CNT8 = "11111111" THEN
CNT8 := D;
FULL <= '1';
ELSE CNT8 := CNT8 + 1;
FULL <= '0';
END IF; END IF;
END PROCESS P_REG ;
P_DIV: PROCESS(FULL)
V ARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL = '1' THEN
CNT2 := NOT CNT2;
IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0';
END IF; END IF;
END PROCESS P_DIV ;
END;
（1）上述VHDL描述所实现的功能是——数控分频器，D端口输入不同的数据，可以得到不同的分频输出。

（2）已知CLK时钟频率是10MHZ，要使输出信号的频率FOUT为50KHZ，该如何实现？根据分
频原理：
101
50
(256)2
MHZ
KHZ
D
⨯=
-
，所以输入端口D端口应该输入数据为156，标准逻辑矢量形
式为：“10011100”，即D端口应该输入数据“10011100”，即可实现FOUT为50KHZ。

数字秒表设计-用VHDL语句设计一个数字秒表，该秒表计时从0～59秒（提示：60进制计数器）。

ENTITY FEN60 IS
PORT (CLK : IN STD_LOGIC; --时钟信号为1HZ
RST : IN STD_LOGIC;
QOUT1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --秒低位
QOUT2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --秒高位
CARRY : OUT STD_LOGIC); --进位输出，每计满60秒时为1
END FEN60;
architecture behave of fen60 is
signal tem1:std_logic_vector(3 downto 0); signal tem2:std_logic_vector(3 downto 0); begin
process(clk,rst) begin
if(rst='0')then tem1<="0000"; tem2<="0000";
elsif clk'event and clk='1' then if tem1="1001" then tem1<="0000"; if tem2="0101" then tem2<="0000"; carry<='1'; else
tem2<=tem2+1; carry<='0'; end if; else
tem1<=tem1+1; end if; end if; qout1<=tem1; qout2<=tem2; end process; end behave;
计数译码显示电路设计——如图1所示是一个计数译码显示电路，图中的CNT10是一个十进制加法计数器，DECL7S 是7段显示译码器。

用VHDL 语句将该电路描述出来。

图1 计数译码显示电路原理图
10进制计数器 ENTITY CNT10 IS
PORT (CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;
ARCHITECTURE behav OF CNT10 IS
7段数码管显示 ENTITY DECL7S IS
PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ;
ARCHITECTURE one OF DECL7S IS BEGIN
PROCESS(CLK, RST, EN)
V ARIABLE CQI: STD_LOGIC_VECTOR(3 DOWNTO
0); BEGIN
IF RST = '1' THEN CQI := (OTHERS =>'0') ;
ELSIF CLK'EVENT AND CLK='1' THEN
IF EN = '1' THEN
IF CQI < 9 THEN CQI := CQI + 1;
ELSE CQI := (OTHERS =>'0');
END IF;
END IF;
END IF;
IF CQI = 9 THEN COUT <= '1';
ELSE COUT <= '0';
END IF;
CQ <= CQI;
END PROCESS;
END behav;
BEGIN
PROCESS( A )
BEGIN CASE A IS
WHEN "0000" => LED7S <= "0111111" ; WHEN "0001" => LED7S <= "0000110" ; WHEN "0010" => LED7S <= "1011011" ; WHEN "0011" => LED7S <= "1001111" ; WHEN "0100" => LED7S <= "1100110" ; WHEN "0101" => LED7S <= "1101101" ; WHEN "0110" => LED7S <= "1111101" ; WHEN "0111" => LED7S <= "0000111" ; WHEN "1000" => LED7S <= "1111111" ; WHEN "1001" => LED7S <= "1101111" ; WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ;
以上两个程序有效组合实现计数并在7段数码管上显示，即计数译码显示电路ENTITY CNTLED IS
PORT (CLK0, RST0, EN0: IN STD_LOGIC;
LED: OUT STD_LOGIC_VECTOR (6 DOWNTO 0);
COUT0: OUT STD_LOGIC);
END CNTLED;
ARCHITECTURE behav OF CNTLED IS
COMPONENT cnt10
PORT (CLK, RST, EN: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
COUT: OUT STD_LOGIC);
END COMPONENT;
COMPONENT DECL7S
PORT (A: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
LED7S: OUT STD_LOGIC_VECTOR (6 DOWNTO 0) ) ;
END COMPONENT;
SIGNAL temp: STD_LOGIC_VECTOR (3 DOWNTO 0);
BEGIN
u1: cnt10 PORT MAP (CLK0, RST0, EN0, TEMP, COUT0);
u2: DECL7S PORT MAP (TEMP, LED);
END behav;。