CADENCE PCB设计笔记

合集下载

Allegro16.3—PCB设计笔记详解

Allegro16.3—PCB设计笔记详解打开PCB Editor。

一般选择第一项操作选择显示内容View——Customize Toolbar可以设置软件的菜单栏显示模块Commands是可以自定义工具查看各种层Display——Color/Visibility封装的制作在Pad Designer中操作此项首先制作贴片式焊盘的做法Candence制作封装需要先制作焊盘打开制作焊盘的软件开始>程序>candence>release 16.3>PCB Editer Utilities>Pad Designer表贴焊盘就不用填写Themal Relief（散热焊盘）和Anti Pad（绝缘层焊盘）了这是建立好的焊盘文件然后打开PCB Editor——File——New——设置图纸大小Setup——Design Parameter Editor——Design User Unist（单位）选择Extents项中Left X和Lower Y为原点的坐标定义，Width和Heigh 为做封装时图纸的大小>Type项不变，仍为Package（封装）。

都改为0.0254（最小步进值）开始加入焊盘>Layout>Pin>>Option中如下设置创建一个零件库必须的几个条件：1至少一个引脚。

2每个零件必须有图形边框，即轮廓线，线路板上丝印层白漆所画的轮廓。

3参考编号。

4要有Place_bound,即安装区，防止元器件之间的叠加。

做通孔类焊盘的时候要求焊盘过孔镀锡后要比元件引脚直径大0.2或0.3毫米最好。

这样有利于波峰焊是焊锡往上走。

同时也利于排气。

如果孔太小，气体跑不出来，会夹杂在焊锡里，孔太大，元件会发生偏斜。

元件孔包括镀层（铜色的约0.1毫米），镀锡1)首先添加Assembly_T op2)然后设置丝印层边框3）放置Add——Rectangle4）放置参考编号Layout——Labels Ref Des继续放置丝印层，并且放在第一个引脚的边上。

Cadence自学笔记笔记

Cadence⾃学笔记笔记Cadence SPB15.7 快速⼊门视频教程⽬录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍，学习⽅法，了解CADENCE软件Cadence下⼏个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯⽚设计Layout plus orcad ⾃带的pcb板布局布线⼯具，功能不是很强⼤，不推荐使⽤Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb⾃动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更⽅便相对于OrCAD CaptureI 放⼤O 缩⼩页⾯属性设置options Design Templateoptions Schematic Page Propertie s第2讲创建⼯程，创建元件库原理图元件库，某元件分成⼏个部分，各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装，options Package Properties第3讲分裂元件的制作⽅法1、homogeneous 和heterogeneous 区别homogeneous,芯⽚包含⼏个完全相同的部分选择该模式，画好第⼀个part后，后⾯的part会⾃动⽣成，因为完全⼀样。

但是引脚编号留空了，要⾃⼰再设置引脚编号。

heterogeneous芯⽚包含⼏个功能部分，可按照功能部分分成⼏个部分。

ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后，要对各元件⾃动编号，在项⽬管理窗⼝选择项⽬，点击tools annotate,在Action下⾯选择相应的动作。

2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使⽤heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成⼏个part,并且⽤了多⽚这样的分裂元件。

CADENCE学习笔记4

CADENCE学习笔记7布线Grid设置统一设置为5mil7.1手工布线Route-Connect7.2BGA扇出1Route-PCB router–fanout by pick，find选择component，单击bga元件即可；右键-setup，设置扇出方式注意布线宽度采用的是约束管理器-physical中的设置。

2焊盘中间打过孔：route-create fanout，option选择合适的VIA，via direction设置为via in pad，find选择symbol或pin，单击引脚即可。

3route-create fanoutInclude unassigned pins：对没有网络的PIN扇出Include all same net pins：对同一net的所有pin扇出Via选择过孔类型；Via direction：扇出方向，默认是，其他有东西南北，NE东北，NW西北，SE东南，SW西南，via in pad引脚上打孔。

Override line width：设置出线线宽，默认的线宽采用的是约束管理器-physical中的设置。

Pin-via space；如果要打孔在四个BGA焊盘中间，应该选择centeredCurve：走直角线，见下图1。

用于特殊工艺。

Find中可以选择symbol对BGA元件所有pin扇出，pin对一个或多个引脚扇出设置完成后，在PCB中点选或框选有时两个孔叠在一起，无法选中底层或小的过孔，如下图top层的PIN很难选中，首先在idle 模式时选择etch-top，然后使用route-create fanout，就很容易选中top层的PIN了。

7.2利用Constraints Manager实现长度约束规则的设定1在使用constraints Manager设定长度规则前，需给无源器件赋模型及电压值1)给电源地赋电压值操作：点击Logic/Identify DC Nets，在弹出的窗口中选择你要的电源网络名赋电压值即可2）给无源器件分配模型：analyze->model assignment2BUS的创建操作：在Constraints Manager的工作页中选中要创建Bus的Net、Xnet如D0～D7，点击右键，选Create/Bus3Pin pair的创建操作：在工作页中选中要创建Pin pair的一个Net或Xnet，如D0点击右键，选Create/Pin pair，在弹出窗口中First、Second Pins分别选中一个管脚即成一对Pin pair，点击OK即可，若一个Net、Xnet要创建多对Pin pair点击Apply即可继续创建下一Pin pair，而无需退出再进来4Differential Pair的创建操作：在工作页中选中要创建Differential Pair的一对Net或Xnet，如TD+/-,点击右键，选Create/Differential Pair5.不同Bus或Bus中成员的移植操作：拖动左键选中要添加或转移的Net、Xnet，点击右键，选Bus Membership，在弹出的窗口中选你要的Bus名即可7.3设置网络拓扑-T型连接点注意：在约束管理器中经常很多命令不能用，是因为PCB当前处于某个命令状态。

cadence学习笔记1--原理图的创建、查看等系列操作(持续更新)

1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件（Artwork）制作，如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法：首先先选中原理图文件，然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法：先选中原理图文件，然后右键单击，选择New Page输入原理图名称2、删除原理图文件第一种方法：首先选择你要删除的原理图文件，然后点击菜单栏上的Edit---Delete,点击Delete之后，就会弹出下面的对话框。

点击确定之后，原理图2就删除了。

第二种方法:首先选择你要删除的原理图文件，然后鼠标右键点击Delete，如下图所示弹出如下所示,点击确定，原理图即删除。

3、cadence原理图的重命名第一种方法：选择需要更改原理图文件名的文件，然后点击菜单栏中的Design---Rename在弹出的对话框中，输入名称，点击OK即可。

第二种方法：选择需要更改原理图文件名的文件，然后右键点击Rename弹出对话框，在弹出的对话框中，输入名称，点击OK即可。

二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二：选择需要放大、缩小的原理图，然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三：按住键盘上的CTRL键，鼠标上的滑轮，向前滑动，原理图放大；向后滑动，原理图缩小。

如果原理图放的很大，可以移动滚动条进行原理图的上下左右的滚动。

也可以利用快捷键进行滚动条的移动，按住CTRL+PAGEUP，原理图向左移动；按住CTRL+PAGEDOWN，原理图向右移动；按住PAGEUP，原理图向上移动；按住PAGEDOWN，原理图向下移动。

cadence学习笔记

begin layer 正常焊盘regulapadpastemasktop 一样大小加焊层soldermask 阻焊层大0.1Mm通孔焊盘0.7Mm 通孔1mm就好1.先做花焊盘内径外经开口钻孔1mm的话内径比钻孔大6-8mil 1.5mm2.begin layer end 一样3.内层DEFAULT INTERNAL THERMAL 要用Flash焊盘4.sold-- 和pastmask 大点pastmask 和表层一样画好焊盘后，1.place-boud-top add-rectagule courtyad2.silkscreen add-line 和封装一样大3.画角标4. assembly top 直接画5 索引编号标示layout label refdel assembly top 中间qapl963silkscreenshape 矩形etch画圆第一次圆心第二次X半径Y不变错误相容shape merge shapeschret smbortsetup 最后一个设置路径通孔的封装焊盘制作。

通孔比焊盘大10-12mil1.flash 焊盘add-flsh 内圆1.5 外圆1.8 开口0.72做焊盘holetype 圆形plating 孔壁上锡plateddrill diameter 直径drill/slot光会文件时候，形状character 字母with 大小3 geometry-suare 方形圆孔的（第一个脚用的）thermalrelief 一样anti pad 大0.1mm做好后表层拷贝到END layer 表层制作完成4 default internal 花焊盘5pastemask top bottm 和表层一致。

SOLDERMASK 两层和表层大0.1mm之后做外面圆的。

1.添加线创建边框，2.倒角，，manufacture-draft-fillet3.准许布线区域，比边框小点，setup-areas-routekeepin 注意选择shapefill-unfilled不填充4.package-keepin edit-z-kopy 小点5.加固定孔6.setup-cross-section板子层7.铺通，内点层。

Cadence使用工程笔记

Cadence应用工程软件使用工程笔记1、Allegro PCB Editor用于创建修改设计文件，是最主要的设计工具。

可以单独启动，也可以在工程管理器中启用。

有两种模式：layout mode 和symbol creation mode。

当我们进行手工布局布线时，就工作在layout mode这种模式下。

Symbol creation mode中可以创建及修改Package symbol、mechanical symbol、format symbol、shape symbol、flash symbol。

2、Padstack Designer创建及修改焊盘padstacks，Allegro在创建零件封装时，焊盘需要单独设计，必须使用这个工具先创建焊盘。

3、DSDoctober用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修复数据错误。

在生成光绘文件前必须进行DBDoctor 检查。

4、Allegro Constraint ManagerAllegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物理间距，线长，线宽等。

可以与Allegro PCB Editor和Allegro PCB SI等完美集成，非常方便进行交互设计。

5、Allegro PCB Router自动布线工具，对于有复杂设计规则的高密度电路板处理能力很强，可以在Allegro PCB Editor中用自动布线命令调出来。

这个布线工具名气很大，对于简单的电路板，布线很美观。

相比较而言，布通率很高。

6、Allegro PCB SI电路板信号完整性仿真工具，反射、串扰等噪音分析。

布线前后都可以使用，布线前主要进行约束规则的开发。

7、Allegro PCB PI电源完整性仿真工具，不能仿真电源平面分割情况，可以用其他工具替代。

8、Allegro PCB Planner是专门为布局用的，有部分SI的功能，有部分布线功能，是两个的交集。

Cadence学习笔记（十三）

Cadence学习笔记（十三）1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。

2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。

3. 按room摆放：使用PCB Editor，1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性；2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框；3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。

使用Capture CIS，1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到，可以看到room属性已经带过来了；2）属性设置好以后，要把属性做到网表里，需要重新生成网表，点击.dsn，T ools - Create Netlist；3）回到PCB Editor，重新导入网表，File - Import - Logic；4）创建room，Setup - Outlines - Room Outline，在Create/Edit Option选择Draw Rectangle，画出power1v6的room；5）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power1v6，点击Place。

ADS PCB 板图仿真学习笔记(过孔设定,差分仿真,差分眼图仿真等)

ADS PCB 板图仿真学习笔记方法一：1.打开Cadence：Allegro PCB Designer 16.5，载入需要的PCB文件。

1.1File----->Change Editor，在弹出窗口选择Allegro PCB DesignXL(Legacy),选中Analog/RF,点击确定。

1.2Setup----->Cross-section 设置叠层厚度，介电常数等信息。

1.31.3.1RF-PCB----->IFF Interface----->Export，在弹出窗口选择Export Selection，然后点击PCB上需要导出仿真的线段等，点击OK.(也可以选择Export All等其它选项，根据需要选择)。

1.3.2在弹出窗口：RF IFF Export，选择文件存放的路径，然后点击layer map。

1.3.3在出现的窗口选择转换到ADS对应的层（我习惯4层板依次放在PC1~PC4），点击OK。

1.3.4回到RF IFF Export窗口，点击OK，生成文件。

在产生的报告中，Types of viasexported 后给出了过孔输出对应的层。

2打开ADS 20092.1新建一个PCB(可在Option----->Preferences 弹出窗口中选择layout units 设定layout 单位，也可以在layout 界面单机右键，选择Preferences。

另单击右键选择Grid Spaction 可设置栅格大小；选择Measure可用来测量长度)2.2File----->Export 在弹出的Export窗口中，File Type选择IFF;Destination file选择刚才生成的layout.IFF文件（备注：文件夹命名不能有空格等非法字符）。

2.3Momentum----->Substrate----->open 选择刚才生成的xxxx.slm文件，载入叠层设置。

Cadence学习笔记

C a d e n c e学习笔记(总2页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design 选项卡下的Delete;栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Preferences；Place Pin Array放置Pin组，矩阵管脚的放置；元件原理图的分割创建可以通过右键单击元件库New Part或者New Part From Spreadsheet；选中元件，按住Ctrl拖拽能直接复制元件；元件放置导线后默认娃儿连接的，选中元件后按住Alt可以拖动单独元件；快捷放置元件P；放置网络标号N；放置总线管脚(Bus Entry)E;放置地或电源G或F;快速查询本地元件和网上获取元件原理图Z；放置导线W；按住Ctrl键后可以进行多选，单击选择的元件可以取消已经选择的；Ctrl+I选择滤波器Selection Filter；H左右镜像或翻转，V上下镜像翻转；注：选中元件同样在Edit菜单下都有相应的操作，例Rotate(R)、Mirror(M)的，但对于文本这一类的是无法镜像选择的；放置文本框输入文字时Ctrl+E换行；总线放置Base Name不能以数字结尾；其中F4可以连续放置Bus Entry，总线与导线连接必须要Bus Entry，总线与总线可以梯形连接或者Junction；画任意角度的连线在放置连线前按住shift；Junction接头或交叉点；如果想在交叉点上去除一个Junction，只需要重复添加一个就行，电气上也就失去了连接；或者先按住键盘上的S键，选中Junction然后Del；放置总线时，总线的名字和信号线的标号(Base Name)必须一致，开始和结尾的数字必须与总线的定义一致,并且只能通过Netlab连接；不同页面的电气连接要用off-Page Connecter；按住Alt拖动元件可以实现单个拖动，Cadence中默认的是一起；Cadence在处理电气链接关系时利用的就是Netlab网络标志；Cadence只有默认T型连接有电气属性，出现Junction，而+字形的没有；对原理图元件属性的编辑，在选中所需修改的元件后右键选择Edit Properties可以统一修改属性，快捷键Ctrl+E；选中Piovt可以更改元件属性表格排列方式；元件封装信息的添加：对于单个元件，在原理图中可以在右键编辑元件属性时在PCB Footprint属性栏添加，也可以在元件库中把元件的PCB Footprint添加上，然后通过Replace Cache添加；对于批量元件，选中一组所需要修改的元件，单击右键选择Edit Properties出现批量修改属性表格，选中PCB Footprint属性栏，全选，右键单击Edit出现Edit Property Values对话框，就可以进行对选中元件统一修改，也可以选中某个原理图页面右键选择Edit Object Properties进行元件封装的修改；在选择Browse选项之后可以选择浏览表格的所有元件信息然后使用Edit Properties来更改元件属性，选中第一个，然后按住shift选中最后一个可以全选；使用Find查找，选中所需更改元件也可以更改元件属性，快捷键ctrl+shift+E；在元件属性中可用于元件属性的修改；绘制完原理图后进行在Tools菜单栏下DRC检查，工具栏或者View菜单栏下都有Find选项用于查找特定的Nets、元件、电源或地等，其中Flat Nets能够显示更多详细的信息在原理图中；全局观察网络或元件可以使用比较快捷的一种方法：选中原理图(SCHEMATIC)在Edit菜单栏下选中Browse菜单栏下的选项，可以查找一些元件遗漏编号或其他的吧问题，例如在DRC Markers（DRC标记）可以查看DRC检查后的信息；输出网表Tools菜单栏下Create Netlist；Design Cache文件夹选项，左键单击Design Cache的元件名，其中Replace Cache全局替换元件（可以改变元件库的一种连接关系），会弹出一个替换元件对话框，可以更具自己的需要更改，有Preserve schematic part properties（但是选择这种方式无法替换封装）和Replace schematic part properties分别是保留与更新原理图也面下该元件的属性；Update Cache全局更新元件；右键单击Design Cache文件夹，选择Cleanup Cache全局清除已经不存在的元件历史文件；这对于全局浏览所用的元件非常有效。

cadence 原理图学习笔记

Design Entry CIS ：板基设计的原理图设计Design Entry HDL Rules Checker 芯片设计工具Design Entry HDL 芯片设计工具PCB Editor：PCB布局布线的软件PCB Router：自动布线的工具PCB SI：线路板的完整性分析SigXplorer：线路板的完整性分析平时画原理图工具：OrCAD Capture CIS原理图模板设置：创建原理图元件库新建的原理库存储到指定的位置新建元件库元件新建元件的属性，包括名称，索引号，封装，多元件共体，等信息元件库原理图编辑界面单个引脚放置：弹出引脚属性设置阵列引脚放置：单个引脚双击修改属性多个引脚选中后在spreadsheet一起修改。

放置填充多边形按住shift可以画任意角多边形双击调出多边形属性选择实体就好了放置元件方体画方框结束鼠标重复放置命令，右击End Mode 或者Esc元件属性，设置引脚管脚显示等。

元件封装属性修改，原理图与pcb封装的映射就在这里修改。

多元件共体浏览分裂元件浏览。

不规则元件第3讲：分裂元件制作创建Homogereous双运放元件，每个单元件都一摸一样，引脚编号不同，电源脚编号可以重复。

新建元件画好第一个单元件快捷键Ctrl+n 自动生成另一部分单元件。

需要全部重新定义引脚编号。

引脚名称隐藏快捷键Ctrl+b 可以返回查看A部分元件图形。

创建Heterogeneous元件，每部分图形可以不一致。

快捷键Ctrl+n 会完全留空，全部要重新画。

分裂元件整体浏览第4讲分裂元件的自动编号的问题解决。

分裂元件的组定义，在元件库中操作，使同组元件具备同一属性。

第一步：创建元件第二步：给元件创建一个可以区分“分组”的属性完成了单个元件的新属性的创建依次创建同组的其它元件的新属性。

要求同名同参数第三步：在原理图中双击元件使同组的元件都新属性参数相同即可。

配对时不能冲突，比如双运放就只能有两个运放，同一参数有三个运放相同的话就出错了。

Cadence学习笔记

教程实例：DSP最小系统教程内容：1、利用Capture CIS进行原理图设计2、利用Cadence PCB Editor布局布线3、光绘文件（Artwork）制作，生成Gerber文件1mil=0.0254mm一原理图放大I 缩小O图纸右下角标注：Design Template1、创建新工程文件库文件2、参考datasheet在库文件中添加新元件：Place pin（画管脚编辑属性，power型visible）、Place pin array（管脚阵列）全部元件在Spreadsheet表中编辑（全选右键单击edit properties）可以在新建元件时选New Part Creation Spreadsheet通过表格创建多引脚元件常用选项：Option-part properties / package properties画不规则元件：Preference中取消Pointer snap to Grid，随意划线，画完再改回去3、分裂原件：homogeneous（完全相同）、heterogeneous（多个功能模块不同）以NE5532为例Tools-Annotate：给元件编号原理图中多个heterogeneous分裂原件的分组问题：库文件中选中分裂原件，在part properties中新建new property（name如package不可为group，value为组号123等），分裂原件的多个部分都要执行上一操作；打开原理图，双击分裂原件在property editor中将package属性设置为相同则为同一组分裂原件；要给之编号还需在annotate菜单physical packaging栏中将最后一项改为上文中name名大型元件的分割：参考《cadence电路设计案例精析》P184、在工程中添加元件库（自建库、系统库）电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索放置元件place part5、元件的连接：直接连、用网络别名连接（在同一原理图页面中place net alias，名称相同表示电气上连接在一起）引脚悬空（末端连Place no connect）最好不要在放置元件时就把元件连在一起6、总线：功能类似的信号总线连接：Place-Bus 默认直角拐弯按住shift拉任意转方向画总线命名net alias（规则：XX[起始：结束]）拖到总线上连接管脚与总线：place bus entry、按F4连续放置总线入口、信号线（与总线名一致）总线之间的连接：T型交叉有电气连接十字无实际电气连接不同页面之间的连接：place off-page connect 实际上与同一页面连接时net alias相似7、浏览BROWSE-元件parts（容易发现元件编号和大小错误）、网络Nets（双击看某一网络与哪些部分连接）、页面之间进行互联的网络：Browse-off page connectors、电气检查中的错误查看DRC 搜索Find元件parts、网络nets、Netlist修改元件库后更新元件：replace/update cache工程已经不在的元件在cache中删掉cleanup cache8、给元件添加封装信息：双击元件打开Property Editor，在PCB Footprint中标注封装批量修改封装：多选……在元件库中添加封装信息：打开库，选择元件-option-Package Property，回到项目中选中更改封装的元件-replace cache-选择replace schematic part property生成网表：先元件重编号Annotate、再DRC（design rules check）检查、选中dsn文件-Tools-create netlist-PCB Editor生成元件清单BOM，两种：1）Reports-CIS Bill of Materials-standard2）Tools- Bill of Materials9、二PCB高速电路设计流程原则：设计即正确1、工具介绍Allegro PCB Editor用于创建修改设计文件，是主要的设计工具，有两种模式：layout mode和symbol creation mode，进行手工布局布线时，工作在layout mode下，symbol creation mode中可以创建和修改package symbol、mechanical symbol、formal symbol、shape symbol、flash symbol Pad Designer创建及修改焊盘PadstackDBdoctor用于检查设计数据中的错误，Allegro Constraint ManagerAllegro约束管理器，布局布线约束规则的创建、管理、评估、检查Allegro PCB Router自动布线工具，对于有复杂涉及规则的高密度电路板处理能力很强Allegro PCB SI/PI信号/电源完整性仿真工具2、PCB设计流程（理论）：1)规划出所设计电子设备的各项系统的规格，包括系统功能、系统的大小、运作情况以及成本2)做出系统的功能方块图，同时将每个方块之间的关系表示出来3)根据系统的功能方块图将系统分割成数个PCB，可以缩小系统的尺寸，同时可以使系统具有升级与交换零件的能力4)决定各PCB使用的技术以及电路数量，决定板子的大小。

CADENCE学习笔记3

CADENCE学习笔记5绘制PCB使用PCB Editor-Allegro PCB design XL打开程序1创建PCB:File-new-board，后缀为.brd2设置图纸大小及原点setup-Design Parameters（16.3版本需要先改width和height，再改leftX和lower y，需要慢慢调小，否则可能改不了），再栅格点setup-Grid，1mil=0.0254mm，选中grid on；allegro中设置一个以5个5mil的格点所组成的一个25mil的大格点：x和y分别设置为555 55即可。

3建立边框Add→Line（Board Geometry/outline），倒角manufacture-drafting-chamfer（45度角）或者fillet （圆弧）,依次单击边框线即可。

最好先标注尺寸线后再倒角，倒角后标注尺寸线繁琐。

4绘制元器件允许摆放区和允许布线区1)复制板框来实现：edit-Z-Copy后到控制面板option选择package keepin或RouteKeepin-all，Contract表示比板框小，Expand表示比板框大，点一下板框复制完成。

完成后选择package keepin或Route Keepin显示2)分别绘制：Setup-areas-package keepin/route keepin（route keepin/all/unfilled）5绘制禁止布线区Setup-areas-route keepout，可以设置某层或者所有层6放定位孔方法1：Place→Manually，在Advanced Settings将Library和autohide项勾选，再返回placementLIST栏选择定位孔放置到PCB中，有时需要自制定位安装孔,用焊盘制作工具做个焊盘，然后再用allegro做成package symble封装放在关联的路径就可以调用了。

CADENCEPCB设计笔记

CADENCE PCB设计笔记27课：建立电路板二种方法方法1:一,建立机械符号:1)新建机械符号文件:FILE/NEW/MECHANICAL SYMBOL2)设置图纸SETUP/DESIGN PARA3)GRIDS设置4)建立板框:ADD/LINE/OUTLINE5)加入定位孔:LAYOUT/PIN6)加入板边倒角:DIMENSION/CHAMFER OR FILLER7)长度标注: PATAMETERS设置ISO,标注边框:DIMENSION/LINEDIM,标注倒角:DIMENSION CHAMFER 45度角, RADIO LEADER 圆形倒角8)设置PACKGE KEEPIN ,ROUT KEEPIN ,ROUT KEEPOUT 并SAVE存盘二创建电路板:1)新建电路板文件:FILE/NEW BOARD2)设置图纸3)设置GRID4)添加机械符号:PLACE/MANUALLY PLACEMENT LIST /MECHANI/OUTLINEW5)添加格式符号:PLACE/MANUALLY PLACEMENT LIST /FORMAT/方法2:1）FILE/NEW建立文件2）SETUP/DESIGN PARAMETER/DESIGN设置图纸大小3）ADD/LINE在OUTLINE层加电路板框并输入长度：Command > x 0 0Command > ix 10Command > iy 10Command > ix -10Command > iy -104）MANUFACTURE/DIMENSION/FILLET 进行4个板边导圆角，如果在导完后的圆角想变为直角，OPTION/RADIUS中设为0在点击板边5）EDIT/Z-COPY 考背OUTLINE 层选ROUTE KEEPIN或直接画出6）加PACKAGE KEEPIN 同上7）放板上的定位孔至少与走线保持30MIL以上间距，用ROUT KEEPOUT隔离28课：设置层叠结构：1）SETUP/CROSS SECTION设置层叠结构2）给电源和地铺内电铜：z-COPY 选择ETCH/GND或VCC层(负片)，把动态铜选上就可29课：1）导入网表：在导网表之前先设封装路径（SETUP/USETPREFERENCES/PATHS/LIBRARY/DEVPATH、PADPATH、PSMPATH三个设），之后FILE/IMPORT/LOGIC：TYPE选择CIS，IMPORT DIR选择网表文件位置，之后选择IMPORT CADENCE导入。

cadence应用笔记

cadence应用笔记1、原理图封装库设计（扩展名：.OLB）2、原理图设计（Design Entry CIS）①绘制原理图；②DRC检查；执行菜单命令Tools→Design Rules Check...③为元器件自动编号；单击按钮或执行菜单命令Tools→Annotate...④为元器件添加PCB封装（PCB Footprint）；⑤生成网络表和BOM；单击按钮或执行菜单命令Tools→Create Netlist...生成网络表（网络表文件：pstchip.dat、pstxnet.dat、pstxprt.dat）注：在制作网络表之前，必须确认以下事项：元器件序号是否排列？电路图是否通过DRC检查？属性数据是否完整，每个元器件是否有元器件封装？原理图的封装引脚与PCB封装库中元件封装引脚一致，否则在PCB Editor中Place元件时，元件不会显示，另外一个原因就是PCB封装库里没有这个元件封装或者封装库的搜索路径没有设置。

单击按钮或执行菜单命令Tools→Bill of Materials...生成BOM清单（可添加自定义属性，如下图所示）3、PCB设计（PCB Editor）①焊盘（.psm）制作（Pad Designer）和PCB封装（.dra）制作（PCB Editor）；焊盘制作：注：Solder Mask Layer（阻焊层）一般比Paste Mask Layer（助焊层）或者Regular Pad 大0.15mm（6mil）；在画通孔焊盘时，孔比引脚大0.2mm（10mil），孔的外径比内径大0.4mm （20mil）以上；BGA封装球Pad一般设置为元件球引脚大小的80%。

PCB封装制作：放置元件焊盘添加元件焊盘后，添加Assembly_Top（装配层，用来表示元件实体大小）然后，添加Silkscreen Layer（丝印层，表示元件的外框及名称标识）然后，添加Place Bound Layer（元件实体范围，用来防止两个元件叠加在一起不会报错）最后，添加元件Labels：添加装配层元件序号Layer→Labels→Ref Des添加丝印层元件序号Layer→Labels→Ref Des设定元件高度注：制作自定义图形的焊盘（视频教程22讲、23讲）；制作通孔封装、热风焊盘（Flash symbol）和包含非电气连接的引脚封装（如定位孔）。

cadence PCB板学习笔记

第16讲第17讲功能介绍第18讲切换界面工具栏定制命令参数控制窗口的停靠位置设置命令参数控制窗口动态显示当前命令的设置未激活命令时，命令参数控制窗口options控制图层显示关闭未激活命令时，visibility控制线路板按类显示。

激活move命令，命令控制窗口find控制可操作的对象第19讲 class subclass 类子类，PCB板信息分类，（EAGLE以层分类，机械层，丝印层，线路层，元件坐标层，阻焊层，焊锡层。

）查看线路板的类元素。

第20讲零件封装IPC7351标准软件PCB Matrix IPC LP Viewer焊盘制作工具焊盘尺寸设置焊盘建好后 FILE-CHECK 两次后提示没问题后进行 file save as 进行文件存档焊盘建好后，下一步可以创建元件封装了：在allegro PCB Design XL中file new创建一个封装文件封装符号第一步，因为元件比较小，先把图纸尺寸改小。

要先把单位改正并且应用后才能改其它尺寸（尺寸改不动，尺寸改正不过来）栅格大小修改Layout pins 放置引脚通过命令参数窗口选取焊盘设置焊盘个数和距离命令方式定位x0 y0坐标命令方式画线， iy ix,,i表示增量。

画元件几何尺寸标示线框。

画元件外框丝印线标示框放置禁止布局框防止其它元件重叠，放置元件索引别号在assembly top也加上元件索引编号。

用于出位号图在丝印层上也加上元件索引编号，用于线路板显示元件编号。

在丝印层上放置元件参数。

至此元件可以存盘了。

.psm为元件封装文件。

.dra为图形编辑文件（画元件封装和花焊盘都是存为这个格式）。

.ssm为自定义图形保存格式。

.pad 为paddesigner生成的焊盘元件。

.fsm为花焊盘文件。

第21讲建立一个BGA封装。

第22讲建立特殊焊盘元件。

第一步：建立特殊焊盘建立非规则焊盘在allegro平台下建立shape symbol特殊形状的符号并存档，然后用pad designer利用这个符号建立焊盘第二步：同上设定图纸和栅格尺寸第三步top层上画多个图形。

蚊子Cadence16.6粗略笔记 (1)

1 原理图笔记 (1)2 PCB笔记 (6)1 :原理图画完处理：1:检查连接性（眼睛看）2 重新编号，tool--->anotate3 DRC检查, tool---->Design rules check4 tools--->create netlist--->allegro(破解的不完全，有时候需要自己创建一个allgero文件夹。

2：PCB完成后处理事项：1 看连接线是否都铺完，tools->quick reqorts->unconnected pinsshape dynamic stateshape no netshape islandsDRC2 tools-->database check3 display-->state(保证全为绿色)4丝印层显示准备(把需要生成丝印的东西提取到丝印层):(显示stack-up（选pin/via/drc）/geometry(选outline/assemble_top/bottom/pin_number)/manufacturing(选autosilk_top/bottom))先把所有电气层关掉，stach-up-->所有etch关掉略去：5 生成丝印层---->manufacture-->silkscreen-->layer（选both）/elements(选both)/classes and subclasses(把那些东西提取出来放到丝印层，改package geometry和reference designator为silk 其余为none-->执行silkscreen6:提取之后，调整丝印信息，例如器件编号位置。

7 添加文字说明：add-->text-->manufacturing-->autosilk_top-->点击要添加文字的位置，输入文字就可以了8 设置钻孔文件数据参数——>manufacture-->nc-->nc parameters-->点击closed就自动把参数文件放置到设置好的目录下。

CADENCE学习笔记6

CADENCE学习笔记11后仿真布线完成后的仿真。

1在元件厂家网站所搜IBIS模型文件2打开Model Integrity,选择File-Open打开IBIS文件,经常出现如下非单调的错误，一般忽略。

Pulldown Minimum data is non-monotonic3在physical view，单击最顶部的元件-右键，选择IBIS to DML，实现IBIS到DML的转化，将.dml文件拷贝到PCB工程目录下4打开PCB SI，打开PCB文件，Analyze-PDN Analysis，一次执行以下四项：1）Identify DC Nets：给电源网络赋予电压值。

设置好之后点击Apply，再点击OK2）Cross section，设置板层结构3）DML manage Library：管理dml模型库，其中devices.dml和interconn.iml是默认的。

将新的模型库放在工程目录下，默认能够识别到。

4）model assignment仅设置用到的元件即可，用不到的不用指定模型。

Create model适用于阻容类，find model为元件指定dml模型，auto setup自动为元件添加系统默认的模型；单击REFDESPINS：不仅可以为元件指定模型，还可以对元件的每个引脚指定模型。

使用find model为元件或引脚指定dml模型5在约束管理器中选中一个net-右键-sigxplorer1）Analyze-preferences，设置switching frequency，Measurement Cycle指的是仿真几个信号周期；Switching Frequency指的是仿真方波的周期；Duty Cycle指的是占空比；Offset指的是偏移时间。

2）在sigxplorer窗口，可以看到NET的网络拓扑，其中的TL是微带线，阻值是特征阻抗，T1是T型连接点，该拓扑可以修改，单击走线可以删除走线，从元件引脚可以直接拖拉添加走线，可以添加元件等。