第五章 锁存器和触发器lhc
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数电第05章锁存器和触发器(康华光)PPT课件
D Qn Qn+1 功能 0 0 0 置0 01 0
1 1
0 1
1 置1 1
简化的功能表
D
Qn+1
00
11
（1-30）
②逻辑式
Q n+1 = D
③状态转换图
D=0
D=1
0
1
D=1
2021/3/12
D=0
D Qn Qn+1 功能
0 0
0 1
0 0
置0
1 1
0 1
1 1
置1
④驱动表
Qn →Qn+1
00 01 10 11
基本R-S触发器 SD
Q & G1
导引电路
反 馈
—
Q,Q
为输出端
线
D为输入端
CP为时钟脉冲控制端
—
RD
,2—0S21D/3/分12 别为直接置0,1端
& G3 & G5
Q
& G2 RD
& G4 CP
& G6
D
（1-39）
2.逻辑功能 (1)D＝0
当CP＝0时
触发器状态不变
Q0
& G1
SD
1
1Q
& G2 10 RD
000 0 0 0 000 0 1 1
条件：SR＝0
000 1 0 0 000 1 1 0
注意：CP=1期间Qn+1随Qn、 S、R的变化按真值表变化。 CP=0时Qn+1维持原态。
001 0 0 001 0 1
001 1 0 001 1 1
1 1
不 定
R=S=1,CP=1时: Q= —Q= 0
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
第五章 锁存器和触发器
28
T触发器
电路结构：在JK触发器中，若令：T=J=K，即将J和K连在一 起，就构成了所谓的T触发器。
特征方程： Qn1 T Qn TQn
功能表
T Qn
{ 或：
Qn1 Qn Qn
T=1 T=0
CP T Qn
↓L L ↓L H ↓HL ↓HH H X Qn
Qn+1 /Qn+1
LH HL HL LH Qn /Qn
D
Q1=0
th
D
tsu
CP
Q
tCPLH
24
/Q
tCPHL
触发器的几个重要参数
• Tsu建立时间，输入信号必须在时钟信号的 沿到来之前保持一定的时间不变。
• Th保持时间，输入信号必须在沿到来之后 保持一定的时间，使得触发器的输出达到 稳定。
• Tp传输延时，包括LH延时和HL延时 • 最高始终频率f，因为有建立时间、保持时
15
触发器的工作原理
16
主从触发器
CP=0，主锁存器
工作
D
CP=1，从锁存器 工作
C
主锁存器
TG1
G1
TG
Q’#
C#
TG2
C#
C
Q的输出只和CP信 号由0变到1瞬间D 的状态有关
CP
Q’ G2
C# C
TG TG
从锁存器
C#
Q#
TG3
G3
TG
Q
C
TG4
C
C#
G4 17
D触发器： 触发器的状态仅取决于CP信号上升 沿到达前瞬间的D信号
I. 触发器的脉冲工作特性 II. 集成触发器的主要参数
1. 直流参数(DC Character) 2. 开关参数( AC Character)
锁存器和触发器-精品文档
4.基本SR锁存器的应用举例
例 运用基本SR锁存器，消除机械开关振动引起的脉冲。
解：机械开关接通时，由于振动会 使电压或电流波形产生“毛刺”， 如图5.1.2所示。 利用基本SR锁存器的记忆作 用可以消除上述开关振动所产 生的影响，开关与基本SR锁存 器的连接方法如图5.1.3所示。
5V 1K
5V R
Q 1 称1状态 Q1 ,Q0称1状态， 互补信号输出端，
双稳态电路的特点
（ 1 ）次态不仅与输入信号状态有关，而且与电 路的现态有关。 （ 2 ）电路具有两个稳定状态，在无外来触发信 号作用时，电路将保持原状态不变。 （ 3 ）在外加触发信号有效时，电路可以触发翻 转，实现置0或置1。 （ 4 ）在稳定状态下两个输出端的状态和必须是 互补关系，即有约束条件。
1
1
0
1
1
不变
工作原理
Q SQ Q RQ
③R=1、S=1时：
锁存器保持原有状态不变，
即原来的状态被触发器存 储起来，这体现了锁存器 具有记忆能力。 禁止出现 ④R=0、S=0时： 两个输出都为1，不符 合锁存器的逻辑关系。
R 0
0
S 0
1
Q 不定
0
1 0 1 并且由于与非门延迟时间不可能完全相等，在两输入端 1 1 不变 基本 RS锁存器的约束条件R+S=1 的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。
③R=0、S=0时：
锁存器保持原有状态不变，即原来的状态被锁存 器存储起来，这体现了锁存器具有记忆能力。
禁止出现 ④R=1、S=1时： 两个输出都为0，不符 合触发器的逻辑关系。 R
并且由于或非门延迟时间不可能完 全相等，在两输入端的0同时撤除后， 将不能确定触发器是处于1状态还是0状 态。 0 0 1 1
数字电子技术基础第5章锁存器与触发器PPT课件
按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
感谢观看
04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
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04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
第五章 锁存器和触发器
Q0
Q 1
状态保持 ④ R=1，S=1
Q 0，Q 0
在这种状态下，当R、S信号同时由 “1”→“0”后，由于G1、G2传输时间不等， 输出状态将不能确定。（应避免这种情况） 。
SR锁存器约束条件:
SR = 0
《数字电子技术基础》 3）逻辑功能表
R 1 1 1 1 0 0 0 0
第五章 锁存器和触发器
G12
& &
G11
>=1 1
G4 K
0
Q
& &
J C K
Q Q
& &
G13 CP G23 J
0
&
G3
&
& &
&
G22
&
>=1 1
CP
Q
J
× 0
K
× 0 1
G21
1
Q
n 1
JQ KQ
n
n
0
1
1
0
1
Qn Qn+1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0
5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理
5.4 触发器的逻辑功能
5.5 用Verilog HDL描述锁存器和触发器
《数字电子技术基础》
第五章 锁存器和触发器
主讲：何玉钧
教学基本要求 1. 掌握锁存器、触发器的电路结构和工作原理；
2. 熟练掌握SR触发器、JK触发器、D触发器及T
（1）特征表：以触发器的现态和输入信号为变量，以次态为 函数，描述它们之间逻辑关系的真值表。
锁存器和触发器
锁存器和触发器锁存器（Latch）和触发器（Flip-flop）是数字电路中常用的存储元件。
它们能够存储一个或多个位的信息，并将其在需要的时候保持下去。
在数字电路中，锁存器和触发器常用于存储、传输和操作数据。
本文将介绍锁存器和触发器的基本原理、特性和应用。
1. 锁存器锁存器是一种能够存储和保持输入信号状态的元件。
它可以通过一个控制信号来控制存储和保持动作。
常见的锁存器有SR锁存器、D锁存器和JK锁存器。
1.1 SR锁存器SR锁存器是由两个交叉连接的与非门构成的。
它有两个输入信号：S（Set）和R（Reset）。
当S=1、R=0时，输入Q=1，输出Q’=0；当S=0、R=1时，输入Q=0，输出Q’=1；当S=0、R=0时，保持前一状态不变；当S=1、R=1时，无效。
SR锁存器的真值表如下：S R Q Q’0 0 Q Q’0 1 0 11 0 1 01 1 禁止禁止1.2 D锁存器D锁存器是由一个与非门和一个与门构成的。
它只有一个输入信号D（Data）。
当D=0时，输入Q=0，输出Q’=1；当D=1时，输入Q=1，输出Q’=0。
D锁存器的真值表如下：D Q Q’0 0 11 1 01.3 JK锁存器JK锁存器是由两个与非门和一个与门构成的。
它有两个输入信号J（Jump）和K（Kill）。
当J=1、K=0时，输入Q=1，输出Q’=0；当J=0、K=1时，输入Q=0，输出Q’=1；当J=0、K=0时，保持前一状态不变；当J=1、K=1时，输入Q’=Q’的反相。
JK锁存器的真值表如下：J K Q Q’0 0 Q Q’0 1 0 11 0 1 01 1 翻转翻转2. 触发器触发器是一种特殊的锁存器，它能够根据时钟信号进行同步操作。
触发器有很多种类，其中最常见的是D触发器、JK触发器和T触发器。
2.1 D触发器D触发器是一个带有使能端的触发器，它只有一个输入信号D（Data），一个时钟信号CLK（Clock）和一个使能信号EN（Enable）。
第5章 锁存器和触发器(h)
R
CP
输入端
直接清零端、置位端的处理：
平时常 为 1 RD
Q
&
Q &
平时常 为 1
SD
&
直接清零端
&
直接置位端
R
CP
S
CP=0时
Q
Q
CP=1时
Q
Q
& a
1
RD
& b
1
& a
1
RD
& b
1
R
S
SD
1 & c
R
1 & d
CP
S
SD
& c
R
& d
CP 1
S
0 锁存器保持原态
CP 0 1
R × 0 0 0 0 1 1 1 1
时序电路基本逻辑单元——锁存器和触发器 锁存器和触发器具有以下的特点： 1.具有能够自行保持的稳态：“1”态和“0”态， 即具有双稳态特性。 2.在一定的条件下，能够从一个稳态跳变为另一 个稳态， 3.在条件消失后，能自行保持新的状态，即将新 的信息记忆下来。 锁存器和触发器的动作特点区别： 锁存器——对输入脉冲的电平敏感 触发器——对输入脉冲的边沿敏感
Q和Q : Q 0, Q 1 : 0态 Q 1, Q 0 : 1态
两个互补的输出：
二、逻辑功能描述
1. 基本RS触发器的特性表 (characteristic table )
R
S
2. 特性方程
Q
n 1
S R Q
n
R S 1
Qn Qn+1 0 1 0 1 0 1 0 0 0 1 0 0 1 1 1 1 3. 状态图 S=1 R=1 S=0 R= 0 S=0 R=1
5、锁存器和触发器
SD
1
74HC/HCT74的功能表
输 入
SD L RD CP H × D ×
输 出
Q H Q L SD H
输 入
RD H CP D L*
输 出
Q L Q H
SD
D CP
S
1D C1
Q
H
L
L
L
×
×
×
×
L
H
H
H
H
H
Q
H*
H
L
RD
R
逻辑符号
注：L*和H*表示CP脉冲上升沿到来之前瞬间的电平
维持阻塞触发器
特性方程： Qn+1=D
D CP
1D C1
Q Q
逻辑符号
CP
特性表 D Qn Qn+1
D=1
0
0 1 1
0
1 0 1
0
0 1 1
D=0
0
D=0
1
D=1
CP
激励表 Qn Qn+1 0 0 0 1 1 0 1 1
D 0 1 0 1
双D触发器74HC/HCT74芯片
74F系列TTL电路74F112利用传输延迟的JK触发器逻辑图,与上述电路现比， 增加了直接置1、置0端 G12 G11
&
G4
SD
K CP
&
Q4
G13
>1
Q
&
&
G23
RD
J
&
G3
Q3
&
G22
>1
G21
数字电子技术基础PPT第5章 锁存器与触发器
驱动信号：加在锁存器或触发器输入端，使其输出状态改变的信号，又称 激励信号。为叙述方便，有时也简称输入信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
第五章 锁存器和触发器讲解
C
RD 1
Q F主 Q S C R
1
0
要求CP高电平期间J、
K的状态保持不变。
J 1C K
0
0
机电工程学院
31
分析JK触发器 的逻辑功能 (1)J=1, K=1
设触发器原 态为“0”态
翻转为“1”态
状态不变
Q0
Q1
1
0
Q
Q
F从
SCR
状态不变
主从状 态一致
SD 1 C 0 RD 10
Q
Q
忆功能。
& G1
Q0
.0
& G2
0 SD1
1 RD1
机电工程学院
12
(4) SD=0，RD = 0
当信号SD= RD = 0同
时变为1时，
由于与非 1 .
“1”态 Q 1
. 0 若先翻转
当第二个门电路先反 转,锁存器状态是“1” & G1
& G2
态。
11 10 1 1
1
28
2. 工作原理
1
CP 0
F从封锁
F从状态保持不变。
Q
Q
Q
Q
F从
SCR
SD
C
RD
0
F主打开
F主状态由J、K决 定，接收信号并
Q F主 Q S C R
1
1
暂存。
JK
1 CP
0
机电工程学院
29
1
CP 0
0
Q
Q
F从打开
从触发器的状态取 决于主触发器，并
Q
Q
F从
SCR
保持主、从状态一 致，因此称之为主 从触发器。
数字逻辑设计课件-第5章-锁存器与触发器
10
01
S
R
逻辑符号
Q
Q
约束条件当：有R效信S号撤1消时，即 R S 1 ，
Q 1,Q 1 的状态不能自行保持，称为无效态。
2. 基本RS锁存器的功能描述 （1）状态转移真值表
将锁存器的次态Qn+1与现态Qn，以及输入信号之间 的逻辑关系用表格的形式表示出来，称为状态转移真值表， 简称状态表。
1. 电路结构和工作原理
逻辑符号
在主从RS触发器的基础上演变而来 S J Qn R KQn 主从JK触发器的特性方程：
Qn1 S R Qn J Qn KQnQn J Qn KQn
RS KQn J Qn 0 J、K 无约束条件
KQ CP JQ
2. 集成主从触发器简介 （1）74LS71
仅取决于该时刻输入信号的状态。
Qm D
1. 边沿D触发器电路结构和工作原理
D-Latch
D-Latch
逻辑符号
CLK
Q
Q
Q
CP 主
CP 从
Q Qs QQm
D
D
Q Qm
D
Q Qs Q
CP
作为一D个整体Q ，
CLK
1
可视为下降沿触
发的D触发器。
CLK = 1 期间
主锁存器被选通，其输出端Qm跟随输入端D的变化而变化。
②CP＝1时， S D, R D ， 代入到基本R-S锁存器的 特性方程中，可得：
Qn1 S RQn D DQn D
D锁存器的特性Βιβλιοθήκη 程Qn1 D逻辑符号
D CP
2. 带有异步控制端的D锁存器
Q
Q
异步控制端的功能 Sd 0, Rd 1 时,
数电课件第五章锁存器和触发器
器和主从触发器等。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
《电子技术基础数字部分》第五版(康华光)第5章锁存器及触发器
S撤销后仍为1
R撤销后仍为0
5.2.1 SR 锁存器
RS锁存器功能表
RS 00 10 01 11
Qn+1 功能说明
Q
保持
0
置0
1
置1
d
不定
5.2 锁存器 用与非门构成的基本SR锁存器
逻辑图 逻辑符号
5.2.1 SR 锁存器
RS锁存器功能表
RS 11 01 10 00
Qn+1 功能说明
Q
保持
0
置0
1
简单SR锁存器
5.2.1 SR 锁存器
封锁概念
从另一个角度看：L = 1有效，B：控制信号， A：输入信号。 B=0，L=0(无效)， 门被封锁，输入信号不能 通过； B=1，L=A ，门被打开，输入信号能通过。
使能信号 控制门电 路
E=0，G3、G4门被封锁， Q3=Q4 =0，锁存器状态不变； E=1，G3、G4门被打开， Q3=S ，Q4=R，锁存器状态随输入信号R、S变化而变化。与 简单SR锁存器功能一致。
Q功n+1能
0
保持
1
0
置0
0
1
置1
1
S信号有效，置1。 信号消失后，记忆1
5.2 锁存器 工作原理 ②. R = 1、S = 1
0
0
0
0
1
1
Q
Q
Q
≥1
≥1
≥1
R
S
R
1
1
1
R、S信号都有效后同时撤销，状态不确定。
5.2.1 SR 锁存器
0 0
Q
≥1
S 1
工作原理 QRS
0 00 1 00 0 10 1 10 0 01 1 01 0 11 1 11
R撤销后仍为0
5.2.1 SR 锁存器
RS锁存器功能表
RS 00 10 01 11
Qn+1 功能说明
Q
保持
0
置0
1
置1
d
不定
5.2 锁存器 用与非门构成的基本SR锁存器
逻辑图 逻辑符号
5.2.1 SR 锁存器
RS锁存器功能表
RS 11 01 10 00
Qn+1 功能说明
Q
保持
0
置0
1
简单SR锁存器
5.2.1 SR 锁存器
封锁概念
从另一个角度看：L = 1有效，B：控制信号， A：输入信号。 B=0，L=0(无效)， 门被封锁，输入信号不能 通过； B=1，L=A ，门被打开，输入信号能通过。
使能信号 控制门电 路
E=0，G3、G4门被封锁， Q3=Q4 =0，锁存器状态不变； E=1，G3、G4门被打开， Q3=S ，Q4=R，锁存器状态随输入信号R、S变化而变化。与 简单SR锁存器功能一致。
Q功n+1能
0
保持
1
0
置0
0
1
置1
1
S信号有效，置1。 信号消失后，记忆1
5.2 锁存器 工作原理 ②. R = 1、S = 1
0
0
0
0
1
1
Q
Q
Q
≥1
≥1
≥1
R
S
R
1
1
1
R、S信号都有效后同时撤销，状态不确定。
5.2.1 SR 锁存器
0 0
Q
≥1
S 1
工作原理 QRS
0 00 1 00 0 10 1 10 0 01 1 01 0 11 1 11
锁存器（Latch）和触发器（Flip-flop）
锁存器（Latch）和触发器（Flip-flop）大多数数字系统中，除了需要具有逻辑运算和算术运算功能的组合逻辑电路外，还需要具有储存功能的电路，组合逻辑电路和储存电路相结合可构成时序逻辑电路，Lacth & Flip-flop就是实现储存功能的两种逻辑单元电路。
锁存器是对电平敏感的电路，它们在一定电平作用下改变状态。
基本SR锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用下由输入信号决定其状态。
在使能信号作用期间，门控锁存器输出跟随输入信号变化而变化。
触发器则是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲的上升沿或下降沿作用下改变状态。
目前流行的触发器电路主要有主从、维持阻塞和利用传输延迟等几种结构，它们的工作原理个不相同。
触发器按逻辑功能分类有D触发器、JK触发器、T触发器和SR触发器。
它们的功能可用特性表、特性方程和状态图来描述。
触发器的电路结构与逻辑功能没有必然联系。
例如JK触发器既有主从结构也有维持阻塞或利用传输延迟结构。
每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其它功能的触发器。
之所以能够有记忆功能能够存储信息，最主要的就是它把输出有反馈到了输入，形成了反馈这样它就能保持稳定。
这使得Lacth & Flip-flop与组合逻辑电路的分析有了很大的不同，当然Latch & Flip-flop本来就只有这么几种，记住就行。
不需要自己去创新。
从最基本的用两个或非门构成的SR锁存器到在前面加上两个与门和一个使能端E的逻辑门控SR锁存器，这样就可以实现多个锁存器同步进行数据锁存。
但是SR锁存器有个很不好的地方就是当SR同时为1的时候，它会出现不确定状态，解决这个问题其实也很简单在逻辑门SR锁存器的S和R之间串上一个非门这样S和R永远都不会一样，当然同时为0的状态时有使能端E决定的，这个就是D锁存器，当E为1时，输出Q = D；当E为0时，输出Q保持之前的状态不变。
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*5.3.3 利用传输延迟的触发器 5.3.4 触发器的动态特性
锁存器与触发器：
锁存器在E的高(低)电平期间 对信号敏感
E
E
CP
(电平触发)
触发器在CP的上升沿(下降 沿)对信号敏感
(边沿触发)
CP
锁存器与触发器：
共同点：具有0 和1两个稳定状态，一旦状态被确定，就 能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点：
Q Q H L L H H H Qn+1 Q n1 L H H L
CP ↑到来时 Qn+1=D （特性方程） 具有异步直接置1、直接置0，正边沿触发的D功能触发器
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
G1 & Q1
响应输入D和 置 0维持线 CP 信号
CP
& G2
Q2 S
G5 &
Q
根据 S R 确定 触发器的状态
a
b
图中两个非门的传输特性
稳态点 (Q=0) υI1(=υO2)
5.2 锁存器
5.2.1 SR 锁存器
5.2.1 D 锁存器
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
R G1 ≥1 Q
+VDD 或非门 G1 Q T3 或非门 G2 Q T6
T1 T4 T2 T5
G2 ≥1 S
R
Q
G2 ≥1 Q
基本SR锁存器!
状态可以发生变化： E S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= Ф
次态 现 态
& S G3 Q3
≥1 G1
Q
例：
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态(初态)为Q = 0，试画出Q3、Q4、Q和Q 的波形。
G1 0 VI1 1
VO1
Q1 1
G1 VI11 1
VO1
Q0 0
1
VI2
1 G2 VO2
Q 0
0
VI2
1 G2 VO2
Q 1
3. 模拟特性分析
O1 = I2
I1 = O2
υO1(=υI2) 稳态点 (Q d =1)
G1 G2
VI1
G1 1
VO1
Q
e
c
VI2
1 G2 VO2
Q
0
介稳态 点
从锁存器 TG3 TG C C 1 G3 Q Q
C =0，C=1，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。
主锁存器维持原态不变。
TG3导通，TG4断开——从锁存器Q的信号送Q端。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号！
≥1
Q
R S
1 1 1 0 1 0
Q
不变
Q
不变
S R
S R
Q Q
1 0 1
0 1 1
≥1
R
Q
0 0
约束条件: S R SR 1
S· R=0
例：运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
+5V R vO vO +5V t0 t1 t
t0 t1
解：
+5V 100k A S B 100k +5V R
Q n 1 D
在CP脉冲的上升沿，触发器按此前的D信号刷新。 0
0 1
置1维持线
G1
& 1
1
Q1
CP上升沿时： 若D=1,则Q=1Байду номын сангаас
1
CP
G2
Q 2 S 0 G5 1 0 & &
Q
1
0 1 0 1
1 0 G3 1 Q 1 3 R
& 3
&
G6
Q 0
D
1
& G4
Q4 0
置0阻塞线
当CP =1（略） D信号不影响 S 、 R 的状态，Q的状态不变。
D0
1
D1
1
… 1D C1 C1
…
D7
1
互补门控 信号
1D C1 C1 LE
1 1 1
…
1D C1 C1
OE
三态使能控 制信号
E
E
… Q1 …
E
Q0
Q7
74HC/HCT373的功能表
工作模式 使能和读锁存器 （传送模式） 锁存和读锁存器 锁存和禁止输出
输 入
OE LE
Dn L
内部锁存器 状 态
L
输 出
例：
已知输入R、S波形图，试画出 Q 、 Q波形图， 设SR锁存器的初态为0。
解：
R
S
Q
0 0
0 1
0 0
1 0
0 0
0 1
0 0
Q
例：画工作波形(假设初态为0)。
解：
S R Q Q
置1 置0
思考题：假设初态为1时波形又如何画？
用与非门构成的基本SR锁存器
a.电路图
b.功能表
c.国标逻辑符号
S
G & 1
置1维持线
Q1
置0 阻塞线
& G
Q2 1 S 0 G
& 5
0 Q 1
Q
CP
1
2 G & 3
(1) CP=0时:
D
C =1，C=0，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1导通，TG2断开——输入信号D 送入主锁存器。 Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
(2) CP由0跳变到1 :
主锁存器 C D TG1 TG C C G1 1 C Q
发器最终稳定状态也不能确定。 0 约束条件: SR = 0
1
已知输入 S 、 R波形图，试画出 Q、 Q波形图， 设SR锁存器的初态为0。
S R 0 0 1 1 1 0 1 1 0 0
Q Q
当SR锁存器输入端同时加1时，Q和Q 都变成了0。当 S、R同时由1变成0时，触发器的输出将会出现0→1→0… 的反复切换(假设两个或非门的延迟时间相同)。
锁存器——对脉冲电平敏感的存储电路，在特定输入脉冲 电平作用下改变状态。 触发器——对脉冲边沿敏感的存储电路，在时钟脉冲的上 升沿或下降沿的变化瞬间改变状态。
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
1. 电路结构 主锁存器与从锁存器结 构相同： TG1和TG4工作状态相同；
D 主锁存器 C TG1 TG C C G1 1
S
现态：R、S信号作用前Q端的状态，现态用Q n表示； 次态：R、S信号作用后Q端的状态，次态用Q n+1表示。
锁存器的状态:
1.正常态：
Q 0 0态 Q 1 Q 1 1态 Q 0
Ф 2.非正常态：
（不定状态、非法状态）
Q 0 Q 1 或 Q 1 Q 0
工作原理:
R=0、S=0 状态不变(保持) 0
G1 ≥1
R
0
G1 ≥1
1
Q
1
R
0
0
Q
G2 ≥1 S
0
Q
0
G2 ≥1 S
Q
0 若现态 Q n = 1
0
1
1
若现态 Q n = 0
R=0、S=1
置1(置位)
无论现态Q n为0或1，锁存器的次态为1态。 信号消失后新的状态将被记忆下来。 0
R G1 ≥1
Qn L
L
H
L
L L
H
L L
H
L* H*
H
L H
H
L H
H H
× ×
× ×
× ×
高阻 高阻
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
讨论 ：
锁存器有何缺点？ 为什么要发明触发器？
作业：
5.2.3 5.2.5
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
5.3.2 维持阻塞触发器
E
0 1 1
D
Q
Q
功能
保持 置0 置1
× 不变 不变 0 1 0 1 1 0
E=0: E=1:
不变
D=0 D=1
S =0 R=1
S =1 R=0
Q=0
Q=1
Q
n+1
=D
2. 传输门控D锁存器
(a) 电路结构
C D TG1 C C TG2 G1 1
(b) E=1时：
E=0时： TG2导通， TG1断开 Q 不变
Q n 1 D
在CP脉冲的上升沿，触发器按此前的D信号刷新。
G1
1 D 1
& 1
Q1
D 0
CP上升沿时：若D=0,则Q=0 G5 &
0
CP
Q2 S & 1 G2 1
Q 0
0 1 1 1 0
1 G3 1 0 Q3 R
& 3
&
Q
1
G6
D
0
& G4
D Q4 1
置1阻塞线，置0维持线
锁存器与触发器：
锁存器在E的高(低)电平期间 对信号敏感
E
E
CP
(电平触发)
触发器在CP的上升沿(下降 沿)对信号敏感
(边沿触发)
CP
锁存器与触发器：
共同点：具有0 和1两个稳定状态，一旦状态被确定，就 能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点：
Q Q H L L H H H Qn+1 Q n1 L H H L
CP ↑到来时 Qn+1=D （特性方程） 具有异步直接置1、直接置0，正边沿触发的D功能触发器
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
G1 & Q1
响应输入D和 置 0维持线 CP 信号
CP
& G2
Q2 S
G5 &
Q
根据 S R 确定 触发器的状态
a
b
图中两个非门的传输特性
稳态点 (Q=0) υI1(=υO2)
5.2 锁存器
5.2.1 SR 锁存器
5.2.1 D 锁存器
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
R G1 ≥1 Q
+VDD 或非门 G1 Q T3 或非门 G2 Q T6
T1 T4 T2 T5
G2 ≥1 S
R
Q
G2 ≥1 Q
基本SR锁存器!
状态可以发生变化： E S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= Ф
次态 现 态
& S G3 Q3
≥1 G1
Q
例：
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态(初态)为Q = 0，试画出Q3、Q4、Q和Q 的波形。
G1 0 VI1 1
VO1
Q1 1
G1 VI11 1
VO1
Q0 0
1
VI2
1 G2 VO2
Q 0
0
VI2
1 G2 VO2
Q 1
3. 模拟特性分析
O1 = I2
I1 = O2
υO1(=υI2) 稳态点 (Q d =1)
G1 G2
VI1
G1 1
VO1
Q
e
c
VI2
1 G2 VO2
Q
0
介稳态 点
从锁存器 TG3 TG C C 1 G3 Q Q
C =0，C=1，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。
主锁存器维持原态不变。
TG3导通，TG4断开——从锁存器Q的信号送Q端。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号！
≥1
Q
R S
1 1 1 0 1 0
Q
不变
Q
不变
S R
S R
Q Q
1 0 1
0 1 1
≥1
R
Q
0 0
约束条件: S R SR 1
S· R=0
例：运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
+5V R vO vO +5V t0 t1 t
t0 t1
解：
+5V 100k A S B 100k +5V R
Q n 1 D
在CP脉冲的上升沿，触发器按此前的D信号刷新。 0
0 1
置1维持线
G1
& 1
1
Q1
CP上升沿时： 若D=1,则Q=1Байду номын сангаас
1
CP
G2
Q 2 S 0 G5 1 0 & &
Q
1
0 1 0 1
1 0 G3 1 Q 1 3 R
& 3
&
G6
Q 0
D
1
& G4
Q4 0
置0阻塞线
当CP =1（略） D信号不影响 S 、 R 的状态，Q的状态不变。
D0
1
D1
1
… 1D C1 C1
…
D7
1
互补门控 信号
1D C1 C1 LE
1 1 1
…
1D C1 C1
OE
三态使能控 制信号
E
E
… Q1 …
E
Q0
Q7
74HC/HCT373的功能表
工作模式 使能和读锁存器 （传送模式） 锁存和读锁存器 锁存和禁止输出
输 入
OE LE
Dn L
内部锁存器 状 态
L
输 出
例：
已知输入R、S波形图，试画出 Q 、 Q波形图， 设SR锁存器的初态为0。
解：
R
S
Q
0 0
0 1
0 0
1 0
0 0
0 1
0 0
Q
例：画工作波形(假设初态为0)。
解：
S R Q Q
置1 置0
思考题：假设初态为1时波形又如何画？
用与非门构成的基本SR锁存器
a.电路图
b.功能表
c.国标逻辑符号
S
G & 1
置1维持线
Q1
置0 阻塞线
& G
Q2 1 S 0 G
& 5
0 Q 1
Q
CP
1
2 G & 3
(1) CP=0时:
D
C =1，C=0，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1导通，TG2断开——输入信号D 送入主锁存器。 Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
(2) CP由0跳变到1 :
主锁存器 C D TG1 TG C C G1 1 C Q
发器最终稳定状态也不能确定。 0 约束条件: SR = 0
1
已知输入 S 、 R波形图，试画出 Q、 Q波形图， 设SR锁存器的初态为0。
S R 0 0 1 1 1 0 1 1 0 0
Q Q
当SR锁存器输入端同时加1时，Q和Q 都变成了0。当 S、R同时由1变成0时，触发器的输出将会出现0→1→0… 的反复切换(假设两个或非门的延迟时间相同)。
锁存器——对脉冲电平敏感的存储电路，在特定输入脉冲 电平作用下改变状态。 触发器——对脉冲边沿敏感的存储电路，在时钟脉冲的上 升沿或下降沿的变化瞬间改变状态。
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
1. 电路结构 主锁存器与从锁存器结 构相同： TG1和TG4工作状态相同；
D 主锁存器 C TG1 TG C C G1 1
S
现态：R、S信号作用前Q端的状态，现态用Q n表示； 次态：R、S信号作用后Q端的状态，次态用Q n+1表示。
锁存器的状态:
1.正常态：
Q 0 0态 Q 1 Q 1 1态 Q 0
Ф 2.非正常态：
（不定状态、非法状态）
Q 0 Q 1 或 Q 1 Q 0
工作原理:
R=0、S=0 状态不变(保持) 0
G1 ≥1
R
0
G1 ≥1
1
Q
1
R
0
0
Q
G2 ≥1 S
0
Q
0
G2 ≥1 S
Q
0 若现态 Q n = 1
0
1
1
若现态 Q n = 0
R=0、S=1
置1(置位)
无论现态Q n为0或1，锁存器的次态为1态。 信号消失后新的状态将被记忆下来。 0
R G1 ≥1
Qn L
L
H
L
L L
H
L L
H
L* H*
H
L H
H
L H
H H
× ×
× ×
× ×
高阻 高阻
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
讨论 ：
锁存器有何缺点？ 为什么要发明触发器？
作业：
5.2.3 5.2.5
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
5.3.2 维持阻塞触发器
E
0 1 1
D
Q
Q
功能
保持 置0 置1
× 不变 不变 0 1 0 1 1 0
E=0: E=1:
不变
D=0 D=1
S =0 R=1
S =1 R=0
Q=0
Q=1
Q
n+1
=D
2. 传输门控D锁存器
(a) 电路结构
C D TG1 C C TG2 G1 1
(b) E=1时：
E=0时： TG2导通， TG1断开 Q 不变
Q n 1 D
在CP脉冲的上升沿，触发器按此前的D信号刷新。
G1
1 D 1
& 1
Q1
D 0
CP上升沿时：若D=0,则Q=0 G5 &
0
CP
Q2 S & 1 G2 1
Q 0
0 1 1 1 0
1 G3 1 0 Q3 R
& 3
&
Q
1
G6
D
0
& G4
D Q4 1
置1阻塞线，置0维持线