【CPLD Verilog】CPLD实现同步FIFO

CPLD实现同步FIFO
1 实现原理
CPLD实现8个字节的同步FIFO，实现8个字节数据的缓存。

CPLD内部模块逻辑框图如下所示。

Data_a_we_pulse写数据到FIFO的使能信号。

Data_a_rd_pulse从FIFO读取数据的使能信号。

Data_a_in和Data_a_out分别表示写入FIFO和从FIFO读出的数据的值。

Data_a_we_full指示FIFO写满的状态。

Data_a_rd_nop指示FIFO读空的状态。

2 CPLD代码
module fifo_8B (
clk,
reset_n,
data_a_in,
data_a_we_pulse,
data_a_we_full,
data_a_out,
data_a_rd_pulse,
data_a_rd_nop
);
input clk;
input reset_n;
input [7:0] data_a_in;
input data_a_we_pulse;
output data_a_we_full;
output [7:0] data_a_out;
input data_a_rd_pulse;
output data_a_rd_nop;
//////////////////////////FIFO 写入数据逻辑////////////////////////////
reg [7:0] fifo_mem [7:0]; //FIFO空间，8个8bit的空间
reg [2:0] fifo_we_addr; //FIFO写地址寄存器
reg fifo_we_addr_reverse_pulse; //FIFO写地址翻转状态寄存器，用于指示写//地址是否从最大地址翻转回到最小地址
always@(posedge clk or negedge reset_n)
begin
if(reset_n == 1'b0)
begin
fifo_we_addr <= 3'h0;
fifo_we_addr_reverse_pulse <= 1'b0;
end
else if((data_a_we_pulse == 1'b1)&&(fifo_we_addr != 3'h7)&&(data_a_we_full == 1'b0)) begin
fifo_mem[fifo_we_addr] <= data_a_in; //对应写地址，写入相应的值
fifo_we_addr <= fifo_we_addr+3'h1;
end
else if((data_a_we_pulse == 1'b1)&&(fifo_we_addr == 3'h7)&&(data_a_we_full == 1'b0)) begin
fifo_mem[fifo_we_addr] <= data_a_in;
fifo_we_addr <= fifo_we_addr+3'h1;
fifo_we_addr_reverse_pulse <= ~fifo_we_addr_reverse_pulse;
end
else;
end
//////////////////////////FIFO 读出数据逻辑////////////////////////////
reg [2:0] fifo_rd_addr; //FIFO读地址寄存器
reg fifo_rd_addr_reverse_pulse; //FIFO读地址翻转状态寄存器，用于指示读//地址是否从最大地址翻转回到最小地址
reg [7:0] data_a_out;
always@(posedge clk or negedge reset_n)
begin
if(reset_n == 1'b0)
begin
fifo_rd_addr <= 3'h0;
fifo_rd_addr_reverse_pulse <= 1'b0;
end
else if((data_a_rd_pulse == 1'b1)&&(fifo_rd_addr != 3'h7)&&(data_a_rd_nop == 1'b0)) begin
data_a_out <= fifo_mem[fifo_rd_addr]; //对应读地址，读出相应的值
fifo_rd_addr <= fifo_rd_addr+3'h1;
end
else if((data_a_rd_pulse == 1'b1)&&(fifo_rd_addr == 3'h7)&&(data_a_rd_nop == 1'b0)) begin
data_a_out <= fifo_mem[fifo_rd_addr];
fifo_rd_addr <= fifo_rd_addr+3'h1;
fifo_rd_addr_reverse_pulse <= ~fifo_rd_addr_reverse_pulse;
end
else;
end
//////////////////////////FIFO 满空逻辑////////////////////////////
wire fifo_addr_reverse_flag;
assign fifo_addr_reverse_flag = (fifo_we_addr_reverse_pulse^fifo_rd_addr_reverse_pulse == 1'b1) ? 1'b1 : 1'b0;
reg data_a_we_full;
reg data_a_rd_nop;
always@(posedge clk or negedge reset_n)
begin
if(reset_n == 1'b0)
begin
data_a_we_full <= 1'b0;
data_a_rd_nop <= 1'b1;
end
else if((fifo_rd_addr == fifo_we_addr)&&(fifo_addr_reverse_flag ==1'b1))
begin
data_a_we_full <= 1'b1;
data_a_rd_nop <= 1'b0;
end
else if((fifo_rd_addr == fifo_we_addr)&&(fifo_addr_reverse_flag ==1'b0))
begin
data_a_we_full <= 1'b0;
data_a_rd_nop <= 1'b1;
end
else
begin
data_a_we_full <= 1'b0;
data_a_rd_nop <= 1'b0;
end
end
endmodule
3 仿真结果
3.1 正常写入读取FIFO仿真
如下红色圆框，红色圆框表示向FIFO写入3个字节数据，红色方框表示从FIFO读取出2个字节数据。

其中绿色圆框，表示初始状态无数据，FIFO空，写入一个数据后，空状态无效。

3.2 FIFO写满标志产生
如下红色和绿色圆框，表示写入和读出的数据及顺序，最终FIFO存入8个数据后，FIFO满标志有效，如红色方框所示。

3.3 FIFO读空标志产生
如下红色圆框和绿色方框，表示写入和读出的数据及顺序，最终FIFO数据倍读完，FIFO空标志有效，如红色方框所示。

3.4 正常读写中的空满标志
如下绿色圆框和红色方框，分别表示正常读写状态下，产生的读空标志产生与恢复。