VLSI课程设计——同步FIFO的设计与实现

VLSI课程设计同步FIFO设计与实现班级：学号：姓名：指导教师：VLSI课程设计报告——同步FIFO设计与实现一、FIFO概述FIFO是英文First In First Out的缩写，意为先入先出存储器，由于微电子技术的飞速发展，新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。

作为一种新型大规模集成电路，FIFO芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。

它与普通随机存储器的区别是没有外部读写地址线，这样使用起来非常方便但缺点就是只能顺序读写数据，其读写数据地址依靠内部的读指针和写指针完成。

读操作与写操作可以异步进行，写入区上写入的数据按照写入的顺序从读取端的区中读出，类似于吸收写入端与读出端速度差的一种缓冲器。

计算机的串口，一般也都具有FIFO缓冲器（不是单一的FIFO存储器，而是嵌入在设备内部）。

二、同步FIFO同步FIFO（S ynchronous FIFO，下称SFIFO）的意思是说FIFO的读写时钟是同一个时钟，因此时钟频率是相同的，只是在相位上可能有差别，不同于异步FIFO，异步FIFO的读写时钟是完全异步的。

SFIFO的对外接口包括时钟，清零，读请求，写请求，数据输入总线，数据输出总线，空以及满信号。

查阅资料找到一款成型SFIFO产品的接口描述，如图1：图1 一款同步FIFO的接口资料为了更好的理解FIFO的工作方式，我们设定SFIFO的深度为8。

SFIFO的难点主要是状态判断，如图2是对空状态和满状态来进行判断的方式。

图2 FIFO空满状态判断可以看出，当读指针和写指针的值一样的时候，FIFO的状态为空。

比较麻烦的是对FIFO是否已经满的状态的判断，因为存在两种情况，第一种情况时写指针比读指针大，比如写指针= 7而读指针= 0，还有一种情况时写指针比读指针小，比如写指针= 2而读指针= 3。

由于读写电路在循环的读写RAM，所以在上面的两种情况下FIFO实际上都已经满了。

第一种情况下，写指针–读指针= 7，实际上就是FIFO深度减一；第二种情况下，(写指针+ 8) –读指针= 7,也是FIFO深度减一。

如此，就可以比较容易的判断出FIFO的状态了。

三、存储器结构及行为级描述知道了SFIFO的接口和状态控制逻辑，结构框图就很显而易见了。

如图3，本设计SFIFO由主RAM阵列，写控制逻辑，写指针控制器，状态判断逻辑，读指针控制器，读控制逻辑，输入寄存器，输出寄存器，复位及时钟逻辑构成。

图3 FIFO结构框图结构框图为所有的逻辑部件，在行为级描述中，clk模块只有简单的上升沿判断，复位电路、输入输出寄存器也非常易于实现，其VHDL代码见附录。

四、单元电路门级描述根据上述结构框图，分别绘制出RAM单元，写控制逻辑，写指针控制器，状态判断逻辑，读指针控制器，读控制逻辑，输入寄存器和输出寄存器。

在随机存储器中，存储单元大多为六管单元，如图4所示。

这种存储单元的读写控制信号都是通过同一根字线B传递的，数据都是由Q和Q读入或读出，因此这样的存储单元不能同时进行读和写的操作。

为了使FIFO存储器能够进行同步读/写操作，我们使用八管存储单元，如图5所示。

读控制和写控制分别用两根字线来控制，即Rcontrol和Wcontrol，这时数据的读入通过inB和inB,而数据的读出通过outB和outB。

与六管单元相比，八管单元增加了两个门控管、两根位线和一根字线。

由于FIFO存储器不用地址线，而是用两个地址指针分别存放读地址和写地址，并且分别有读地址译码器和写地址译码器与之对应，这样存储器的读操作和写操作就可同时进行，实现读和写的同步操作。

显然，这种存储器也能实现异步操作。

图4 普通RAM的六管单元图5 改进的8管单元读写控制逻辑比较简单，通过状态判断逻辑发送出的Full和Empty信号，同时关断读/写计数器和输入/输出锁存，避免数据异常。

一种最简单的方式，是直接将Full与WR接到一个与门上，将Empty与RD 接到一个与门上。

这样存储器在满状态和空状态下，WR和RD将分别被屏蔽，读/写信号不再起作用。

如图6，图7。

图6 写控制逻辑图7 读控制逻辑输入/输出寄存器的结构非常简单，如图8所示。

图8 输入/输出寄存器FIFO是以先进先出的方式进行数据存储，所以它没有地址线。

对于8×8的FIFO，是采用两个3位的计数器作为读指针和写指针，分别存放着读地址代码和写地址代码。

读地址译码电路和写地址译码电路分别将读指针和写指针中的地址代码译成相应的控制信号，利用这个控制信号从存储矩阵中把指定的单元选出，并把其中的数据送到输出缓冲器中去。

当写信号W为一个负脉冲时，将触发移位计数器使写指针加1，同时一组数据（一个字节）便从数据线上被输入到写指针所对应的存储单元中。

同样地，在读信号R为一个负脉冲时，读指针加1，一组数据（一个字节）便从读指针所对应的存储单元中输出。

读/写指针控制器部分晶体管级电路基本相同，都采用计数器+地址译码电路+循环移位器的方式实现，因为FIFO的指针不可能无限移动，所以需要地址码循环移位来保证两个指针都处于有效地址。

由于完整控制器电路过于复杂，不给出完整电路，图9为当中比较重要的地址码循环移位器。

图9 用于读/写指针控制器的地址码循环移位器状态判断逻辑也是非常重要的一个逻辑，由图三可知一个FIFO状态判断逻辑如果失效基本等于是废了。

在这里状态判断逻辑使用如图10的电路，FIFO使用比较判断电路防止在满状态和空状态状况下继续进行读/写操作，它是关于读指针和写指针的一个比较器。

比较判断电路定义了Full（满信号）、Empty（空信号）。

当写指针（代码）比读指针（代码）小1时，比较器的Full输出端为低电平，表示此时存储器为写满状态；当读指针（代码）等于写指针（代码）时，比较器的Empty输出端为低电平，表示此时存储器为空状态。

读指针和写指针在其余状态时，Full和Empty都为高电平。

三个全加器级联和三个非门形成A-B+1的运算器，根据图2的推算可得当A-B=7或A-B+8=7时，8×8FIFO写满，不考虑最高位进位信号时正好为A-B+1=0的运算规则，按照这个规则设计组合逻辑电路要比完全采用D触发器建立的时序电路简洁很多，总共有11级反相器延迟，在现在的VLSI技术中是不大于一个周期的，也就是说，采用如下电路形式的状态控制电路，在不增加延迟的基础上，节省了芯片空间。

图10 状态判断逻辑五、结语FIFO存储器在众多数据处理领域得到了广泛的应用，提高FIFO芯片传递数据的速度是设计FIFO芯片过程中的重点。

本设计详细列举了一个FIFO存储器的设计步骤和设计过程及其中需要注意的问题。

本文介绍的FIFO存储器虽然只是8×8的规模设计方法，但其原理可以应用到其它更大容量的同类存储器的设计当中去。

六、参考文献[1]·李东升·高速低功耗先入先出存储器电路设计与版图实现·TP333-2008[2]·佚名·FIFO存储器的设计·TN432-2008[3]·姚建楠等·基于SRAM高速灵敏放大器分析与设计[J]·电子器件·2005,28(3).[4]·杨军等·基于FPGA的高速异步FIFO存储器设计·云南大学学报（自然科学版）·2007,29(6)附录：VHDL代码library ieee;use ieee.std_logic_1164.all;entity fifo isport( clock : in std_logic;reset : in std_logic;wr_req : in std_logic;rd_req : in std_logic;data_in : in std_logic_vector(7 downto 0);full : buffer std_logic;empty : buffer std_logic;data_out : out std_logic_vector(7 downto 0));end entity;architecture behav of entity istype type_2d_array is array(0 to 7) of std_logic_vector(7 downto 0);signal fifo_memory : type_2d_array;signal wr_address : integer range 0 to 7;signal rd_address : integer range 0 to 7;signal offset : integer range 0 to 7;signal rd_signal : std_logic;signal wr_signal : std_logic;signal data_buffer : std_logic_vector(7 downto 0);signal temp : std_logic_vector(4 downto 1);beginprocess(clock)beginif rising_edge(clock) thentemp(1) <= wr_req;temp(2) <= temp(1);temp(3) <= rd_req;temp(4) <= temp(3);end if;end process;wr_signal <= temp(2) and not(temp(1));rd_signal <= temp(4) and not(temp(3));offset <= (wr_address - rd_address)when (wr_address > rd_address)else (8 - (rd_address - wr_address))when (rd_address > wr_address)else 0; empty <= '1' when (offset = 0) else '0';full <= '1' when (offset = 7) else '0';process(clock)beginif (clock'event and clock='1') thenif reset = '1' thenrd_address <= 0;data_buffer <= (others => '0');elsif (rd_signal = '1' and empty = '0') thendata_buffer <= fifo_memory(rd_address);case rd_address iswhen 7 => rd_address<=0;when others => rd_address <= rd_address + 1 ;end case;end if;end if;end process;process(clock)beginif (clock'event and clock='1') thenif reset = '1' thenwr_address <= 0;elsif (wr_signal = '1' and full = '0') thenfifo_memory(wr_address) <= data_in;case wr_address iswhen 7 => wr_address<=0;when others => wr_address <= wr_address + 1 ;end case;end if;end if;end process;data_out <= data_buffer ;end behav;。