verilog设计初步

4.2 Verilog模块的结构
a b f c d
“与-或-非”电路
module aoi(a,b,c,d,f); /* 模块名为aoi，端口列表a，b，c，d，f */ input a,b,c,d; //模块的输入端口为a，b，c，d output f; //模块的输出端口为f wire a,b,c,d,f; //定义信号的数据类型 assign f=~((a&b)|(~(c&d))); //逻辑功能描述 endmodule
Automation）公司的Phil Moorby首创的，之后Moorby又 设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也 使得Verilog语言得到推广使用。 1989年，Cadence收购了GDA，1990年，Cadence公开发表 了Verilog HDL，并成立了OVI组织专门负责Verilog HDL的 发展。 Verilog于1995年成为IEEE标准，称为IEEE Standard 13641995（Verilog-1995） IEEE“1364-2001”标准（Verilog-2001）也获得通过，多数综 合器、仿真器都已支持Verilog-2001标准
module aoi_a(a,b,c,d,f);//模块名及端口列表 input a,b,c,d;//模块的输入端口 output f;//模块的输出端口 reg f;//在always过程块中赋值的变量应该定义为reg型 always @(a or b or c or d)//always过程块及敏感信号列表 begin f=~((a&b)|(~(c&d))); end endmodule module aoi_b(input a,b,c,d,output reg f)
assign 目标变量名=驱动表达式； 当等号右侧的驱动表达式中的任一信号发生变化时，此表达式即 被计算一遍，并将获得的数据立即赋值给等号左侧的变量名标示 的目标变量。
4（ ．逻辑功能定义 2）用always过程块定义
always过程语句既可以用来描述组合电路，也可以描 述时序电路。过程语句的格式为: always@（敏感信号及敏感信号列表或表达式） 包括块语句的各类顺序语句
always过程块
4 ．逻辑功能定义 （ 3）调用元件（元件例化）
调用元件的方法类似于在电路图输入方式下调入图 形符号来完成设计，这种方法侧重于电路的结构描 述。
调用Verilog内置门元件（门级结构描述） 调用开关级元件（开关级结构描述） 在多层次的结构电路的设计中，高层次模块调用低层次的模块
Verilog模块的基本结构
module名字（端口列表） 端口定义 input 输入端口 output输出端口 inout端口 数据类型说明 wire reg parameter 逻辑功能定义 assign always function task…… endmodule
1．模块声明 模块声明包括模块名字，模块输入、输出端口列
2．端口（Port）定义
对模块的输入输出端口要明确说明，其格式为： input 端口名1，端口名2，…… 端口名n；//输入端口 output 端口名1，端口名2，…… 端口名n；//输出端口 inout 端口名1，端口名2，…… 端口名n； //输入输出端口 input [msb:lsb]端口名1，端口名2，…… 端口名n； //定义了n个位宽为（msb-lsb+1）的输入信号矢量 端口关键词旁的端口名可以有多个，端口名之间用逗号分 开，最后加分号。
<模块元件名><例化元件名>（例化元件端口，……） and a3(out,a,b,c);//调用了一个三输入的与门 and c2(out,in1,in2);//调用了一个二输入的与门
Verilog 模块的模板
module <顶层模块名> (<输入输出端口列表>); input 输入端口列表; //输入端口声明 output 输出端口列表; //输出端口声明 /*定义数据，信号的类型，函数声明*/ reg 信号名； //逻辑功能定义 assign <结果信号名>=<表达式>； //使用assign语句定义逻辑功能 //用always块描述逻辑功能 always @ (<敏感信号表达式>) begin //过程赋值 //if-else，case语句 //while，repeat，for循环语句 //task，function调用 end //调用其他模块 <调用模块名module_name > <例化模块名> (<端口列表port_list >); //门元件例化 门元件关键字 <例化门元件名> (<端口列表port_list>); endmodule
将端口声明和信号类型放在模块列表中
module aoi_2001(input wire a,b,c,d,output wire f); assign f=~((a&b)|(~(c&d))); endmodule
4．逻辑功能定义 模块中最核心的部分是逻辑功能定义。
定义逻辑功能的几种基本方法:
（1）用assign持续赋值语句定义 assign语句多用于组合逻辑的赋值，称为持续赋值方式。
主要内容
4.1 Verilog简介
4.2 Verilog模块的结构
4.3 Verilog基本组合电路设计 4.4 Verilog基本时序电路设计 4.5 Synplify Pro综合器 4.6 Synplify综合器
4.1 Verilog简介
Verilog语言是1983年由GDA（Gateway Design
表。模块声明定义格式如下：
module 模块名(端口1，端口2，端口3，……);
1、模块名所以最好根据相应电路的功能来确定。比如，4位二进制计数器 可取名为counter4b；8位二进制加法器可取名为ADDER8B等。不要用 数字或者中文来定义实体名；也不要用与EDA软件工具库中已定义好的关 键词或者元件作为模块名，如and2，or2；不能以数字开头，如74LS160。 2、模块端口列表中必须列出此模块的所有输入、输出或者双向端口名；端 口名之间用逗号分开；括号外加分号。端口名也属于标识符。 3、与VHDL不同的是，Verilog规定的所有关键词都必须小写，如INPUT /MODULE都不是关键词；标识符是分大小写的。
4.3 Verilog基本组合电路设 计
4位二进制加法器的Verilog描述 module add4_bin(cout,sum,ina,inb,cin); input cin; input[3:0] ina,inb; output[3:0] sum; output cout; assign {cout,sum}=ina+inb+cin; /*逻辑功能定义*/
4.2 Verilog模块的结构
Verilog程序是由模块构成的。每个模块的内容都嵌在
module和endmodule两个关键字之间；每个模块实现特定 的功能。 每个模块首先要进行端口定义，并说明输入和输出口（input、 output或inout），然后对模块的功能进行定义。 用wire、reg等关键词说明模块内部将出现的相关信号的特性 和数据类型。 用assign来引导对模块逻辑功能的描述。 Verilog程序书写格式自由，一行可以写几个语句，一个语句 也可以分多行写。除了endmodule等少数语句外，每个语句 的最后必须有分号。可用 /*……*/ 和 //……对Verilog程序作 注释。
用verilog描述电路需要注意的是：
（1）规范的程序书写格式：最顶层的module_endmodule模块 描述语句放在最左侧，比它低一层次的描述语句向右空4个小写 字母的间隔；同一语句的关键词要对齐，比如begin_end，if_else 等。 （2）文件的取名：存盘的文件名与verilog模块名一致，文件名 的后缀是.v，比如这个三人表决电路我们应该存为vote.v；文件 命名时的大小写也是敏感的，比如VOTE.v；文件名不应该用中 文或数字来命名。 （3）文件存放的工作目录。好的设计习惯是为当前的设计工程 创建一个子目录（要求是非中文文件夹名），并与当前工程相关 的所有verilog文件存于该子目录下。
Verilog与C语言的比较
C语言
function if-then-else for while case break define printf int
Verilog HDL
module, function if-then-else for while case break define printf int
4.3 Verilog 基本组合电路设计 三人表决电路
f=ab+bc+ac
4.3 Verilog基本组合电路设计 三人表决电路的Verilog描述：
module vote(a,b,c,f); //模块名与端口列表
input a,b,c; //模块的输入端口 output f; //模块的输出端口 wire a,b,c,f; //定义信号的数据类型 assign f=(a&b)|(a&c)|(b&c);//逻辑功能描述 endmodule
模块的端口示意图 module 模块
net/register input 驱动 net型 变量 net/register output 驱动 net型 变量 net net inout
1、每个端口除了要声明是输入、输出还是双向端口外，还要声明其数据
类型，是wire型，还是reg型，还是其他类型。 2、输入和双向端口不能声明为寄存器型。 3、测试模块中不需要定义端口。
Verilog语言的特点
既适于可综合的电路设计，也可胜任电路与系统的仿真。 能在多个层次上对所设计的系统加以描述，从开关级、门