10编写验证程序_物理学院电子信息专业

initial begin
#100 globalReset = 0； #100 in = 0； #100 in = 1； #300 in = 0； #400 $finish；
end
例1 8位加法器的测试模块
module adder8_tb; wire [7:0] sum; Wire co; reg [7:0] data1,data2; Reg cin; adder8 u1 (sum,co,data1,data2,cin); initial fork #10 data1 = 8`h01; #10 data2 = 8`h23; #10 cin=1„b0; #20 data1 = 8`h45; #20 cin=1‟b1 #30 data2 = 8`h67; #30 data1 = 8`h89; #40 data2 = 8`hAB; #40 cin=1‟b0; #45 $finish; join endmodule
4)产生占空比为非50%的时钟 parameter Period = 10 ; Initial Clk=0； Always
Reg Reg …… [7:0] A, B; Start;
二进制表示的 输入激励码及 其输出预期结 果表示
Reg [33:0]
…….
……
Vector, Test_Vector[0:Test_Length];
$readmemb(“Test_Fixed.v”, Test_Vector); For (I=0; I<Test_Length; I = I+1) 按一定时序将Test_Vector[I]送入Vecto提供一个PLI接口，通过PLI，将C程序嵌入 到HDL中，用户可以用C写扩展的系统任务和函 数，扩充了HDL语言的功能，有了PLI，c和HDL 就可以直接通讯。
10.3 产生激励的描写方式
1 一般信号的输入 2 时钟信号的输入 3 复位信号的输入
一般产生方式
1用单独的always语句或assign赋值语句产生时钟信号； 2用简单的initial语句块产生置/复位信号的激励； 3 在initial语句块中用循环语句块产生按一定规律变化的信 号的激励码； 4 用Task过程产生特殊信号的输入激励； 5 用三态buffer产生或监控Bidirectional信号的激励；
2 文本输入激励 Verilog HDL提供了一种读入文本文件的系统函数 $readmemb /$readmemh分别用于从文本文件中读入 二进制和十六进制的数据，存放到verilog自定义的 memory里，verilog再从memory取出数据按一定的 顺序施加到被测模块。 $readmemb(“File_Name”, Test_Vector); 从文件中读取二进制输入激励码向量 $readmemh(“File_Name”, Test_Vector); 从文件中读取十六进制输入激励码向量
reg clk;
always begin #( period/2) clk = 0; #( period/2) clk = 1; end
注意：一定要给时钟赋初值，因为信号的初始值为Z,如果不 赋初值，反相后还是为Z，则时钟会一直处于高阻Z状态
3 )使用repeat产生确定数目的时钟 Initial Begin Clk=0； repeat(10) #(period/2) clk=~clk； end
HDL用于描述硬件电路，同时也可描述仿真激 励的产生。HDL描述可以产生所需的控制信号， 以及一些简单的数据。例如模拟CPU产生的读/ 写信号，数据/地址总线信号等。下面为一个简单 的CPU写操作的例子
initial begin cs_n=1; //CPU接口初始状态 wr_n=1; rd_n=1; addr=8'hxx; data=8'hzz; #1000； //一次写操作 cs_n=0; wr_n=0; rd_n=0; addr=8'h80; data=8'h00; #100； cs_n=1; wr_n=1; #10； addr=8'hxx; data=8'hzz; end
1 一般信号的输入
比如：输入向量的初始化以及时间段的赋值可 通过initial过程块来完成
initial begin R e s e t = 0; #100 R e s e t = 1; #80 Reset = 0; #30 Reset = 1; end
如果测试模块中没有控制仿真结束时刻的语句，那 么当对测试模块进行仿真实验时，程序就会陷入死 循环。通过在initial过程块中加入带有延迟的系统任 务$finish或$stop，就可轻易解决该问题仿真结束语 句的应用。
在initial语句块中用循环结构描述具有一定变化规则的输入激 励信号。描述简单、明了、代码紧凑、易于管理。如
reg [7:0] A, B; integer I; …… initial begin …… for (I=0;I<1024; I=I+1) begin A = $random %256; B = $random % 256; #Period; end …… end
输入激励码文件Test_Fixed.v
//Start A[7:0] B[7:0] Done Mul[15:0] 00000000001001110 00000000000000000 10000000001001110 10000000000000000 10000001000000010 10000000000000100 …….. TestBench作相应的定义：
module array_tb; wire [7:0] response; reg [7:0] stimulus,stim_array[0:15]; integer i; DUT u1 (response,stimulus); initial begin $readmemb(“datafile”,stim_array); for (i = 0;i <= 15;i = i + 1); #20 stimulus = stim_array[i]； #20 $finish; end endmodule
用任务产生特殊的输入激励
clk data_valid data_read data_read task cpu_read; begin #30 data_valid = 1; wait (data_read = = 1)； #20 cpu_data = data_in; wait (data_read = = 0); #20 cpu_data = 8`hzz; #30 data_valid = 0; end endtask
用initial语句块中的顺序过程语句描述一般信号的输入变化情形， 可采用绝对延时或相对延时表示方式； 优点： 直接、简洁，易于理解； 只需要列出输入信号的变化情形； 可用于各种输入信号（不包括时钟信号）激励的描述； 应用面广，适合于DUT的初始功能验证。 缺点： 难以管理； 难于过程化处理。
为重复产生一个值序列，可以使用always语句替代initial语句， 这是因为initial语句只执行一次而always语句会重复执行。下例 的always语句所产生的波形如图所示。 parameter REPEAT_DELAY = 35; integer CoinValue ; always begin CoinValue = 0; #7 CoinValue = 25; #2 CoinValue = 5; #8 CoinValue = 10; #6 CoinValue = 5; #REPEAT_DELAY; end
优点：
能较全面模拟、验证Design在各种情形下的正确性； 自动产生待验证模块的输入激励码 易于管理、验证速度快
缺点：
必须有相应模块的硬件/软件模型支持； 必须有专门的验证环境支持； 代价昂贵
使用领域： 模型（Protocol）验证、系统模拟、设计投片前的 确认。
用HDL代码生成DUT的输入激励码
Testbench基本结构
module t; //测试模块通常没有输入输出端口 信号或变量定义说明 使用initial或always语句产生激励波形 例化被测模块 监控和比较输出响应 DUT的输出端口 endmodule 必须连线网类型 的变量
仿真激励与被测对象的连接
10.2 输入激励码的产生方式
TestBench的目标
测试、验证HDL代码的正确性； 测试、验证Design的功能、时序正确性； 待测试、验证的模块加载到模拟验证环境； 产生模拟验证所需的输入激励； 对输入激励码，构造出其对应的正确输出结果； 提供一种机制，自动判断Design的正确性
Testbench的概念
1 测试平台（Test Bench） 在输入端口加入测试信号，从输出端口检测其输出结果是否 正确 2 通常将需要测试的对象称之为DUT（Device Under Test） 3 测试模块 要调用DUT 包含用于测试的激励信号源 能够实施对输出信号的检测，并报告检测的结果
module inline_tb; wire [7:0] results; reg [7:0] data_bus,addr; DUT u1 (results,data_bus,addr); initial fork #10 addr = 8`h01; #10 data_bus = 8`h23; #20 data_bus = 8`h45; #30 addr = 8`h67; #30 data_bus = 8`h89; #40 data_bus = 8`hAB; #45 $finish; join endmodule
2 时钟信号的输入
1) 使用initial方式产生占空比为50%的时钟 Initial begin Clk = 0; # delay； Forever #（period/2 ） Clk= ~ Clk;
2 )使用always方式 Initial Clk = 0; always #（period/2 ） Clk= ~ Clk;