Allegro设置差分线和等长的方法
Allegro线宽、间距、等长、差分
A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .pc b b b s .c o m修订记录日期版本描述作者2008-12V1.0初版，学完的总结。
适用于Cadence 15.5版本。
Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。
添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophanw w w .p c b b b s .c o m目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。
Allegro中等长设置方法
创建模型：
如果排阻PinNumber顺序是这样的，则：
注：Pin Number与Pin Number之间有空格
创建模型：
d）完成模型设置后，查看这个排阻的Net属性，在Net name下面会多 一个Net名字，这表示Xnet已经创建好了。
导入PACAGE长度：
1、File->Import->Pin Delay：
2、Pin Delay File是芯片厂提供的 文件，因没有这一文件，暂时没法演示。
等长规则应用：
i)完成的效果，如下图：
总结
这是通过模型来设置等长规则的一种 方法，如果Xnet已经创建好了，则在 Constraint Manager一样可以设置，会 更方便，之所以提出这种方法，只是多 一种选择，当匹配比较复杂的时候，模 型创建就相对复杂
设置等长规则：
设置等长规则：
设置等长规则：
c)选择菜单Set->Constraints，出现如下窗体：
设置等长规则：
Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认 From：开始Pin To：结束Pin Scope：规则适应范围
Local：适用本网络 Global：适用所有网络 Bus：适用所在Bus Class： 适用所在Class Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要 求等长，我们可以把Delta设为None，或把Delta值设为0 Delay: 延迟 Length：长度，一般都设长度 Delta: 设定值 Tol Type: 误差类型 Tolerance: 误差范围。
f)在Constraint Manager中就有更新提示：
allegero设置差分和等长
1,设置差分
要设置的选项包括
GATHER CONTROL 为include
TOLERANCE 为5mil
LINE SPACE MIN 为5mil
PRIMARY GAP 为7Mil PRIMARY WIDTH 为6.1mil NECK GAP 为5mil
2，设置等长
进入ACM ALLEGRO CONSTRAINT MAGANEMT
比如现在要将E_AD1和E_AD2设为等长组，我们先将这两个设为BUS1
首先，将E-AD1和E-AD2选中右键CREATE –BUS
建立BUS1后上面出现了BUS1
然后我们在BUS1下的点E-AD1 E-AD2 右键
这样就出现了一个BUS 和一个等长组MG2 ,
MG右键ANALYZE分析长度
在SCOPE 下设置GLOBAL
DELTA TOLERANCE 设置0mil
右键CHANGE 设置误差范围0mil –到50mil 这里误差范围设成50mil 就是表示大于或小于50mil范围是正确的。
然后右边选定一个目标值
设为目标值。
注意我们加入等长组后，我们分析后下面为变成引脚对的形式。
但是有时候会出现这种情况
有时候我们点分析后，后面不会出现长度报告
这个时候我们要将它们创建成PIN PAIR,比如U-AD0 UAD1 我们要CREATE PIN PAIR之后然后再加入到等长组里面即可。
我们可以在ALLEGRO中EDIT PROPERTITY .点NET
在右边加入BUS这个属性之后就可以在allegro constraint magager 中发现已加入了BUS 或者我们可以直接进入约束管理中加入BUS。
allegro设置差分线和等长的方法
一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)T olerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/ Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
Allegro设置差分线和等长地方法
一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)Tolerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
Allegro中走线等长设置进阶
Allegro中走线等长设置进阶————————————————————————————————作者：————————————————————————————————日期：在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题.注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验!在这之前首先介绍一下一个新个概念Xnet,见下图:我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet.大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置,下面是一个具体案例:现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求.如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了.下面内容将详细介绍怎样设置Xnet与Xnet等长.第一部分: Xnet设置(下面步骤可能有些简单,不过能达到效果)0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子.2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体:3, 直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model的器件;4, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后Find Model即可,这里主要介绍没有的情况)在出现对话框中选择Create ESpiceDevice model,点击OK5, 出现下面窗体:ModelName: 输入产生Model的名字Circuit type: 选择Type, 电阻,电感或电容Value: 值Single Pin: 各Pin的连接顺序, 中间为空格,这里要注意要看零件的pin的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻,其它同理所以如果就是普通电阻电容那就更简单了.Common Pin: 这里不用管它,空着就可以.上面都输入好了就点击OK,完成Model的建立.点击OK退出就可以发现连接该排阻的两边的Net 都有了个Xnet属性,如下图:这样就可以搞定Xnet,很简单吧!下面就开始等长设置吧!第二部分针对Xnet部分的等长设置设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等长.第一种, 使用Edit>Properties定义注意必须使用Pin Pair 才能定义Xnet等长RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20在没有定义Xnet之前这样定义时会提示错误的其它的和前面的等长设置方法都一样.如果大家觉得这样设置有些麻烦的话,还有一招可以使用,见下面:第二种, Constraint Manager 设置1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏出现Constraint Manager 窗体:对于Constraint Manager 的一般使用方法这里不再做详细介绍, 如果用户对这部分不熟悉可以参考其它有关Constraint Manager 使用进行学习.2, 因为我们目的是要设置等长, 所以我们用Relative Propagation Delay这属性, 从左边控制栏中选择Net>Routing>Relative Propagation Delay,3, 在右边就会显示整块板子所有的Net或Xnet,4, 建立需要等长的Pin Pair, 右键点击需要建立Pin Pair 的Xnet选择起始Pin和结束Pin,注意:1, 这里没有先后顺序.2, 如果Pin Pair 的两个Pin Type全是Passive的话不能Creat, 所以这里还需要定义一下Pin的形态, 如:Out put, In put, Bidirectional等下面是介绍如何在Allegro中定义Pin type。
allegro 等长规则设置方法
allegro 等长规则设置方法allegro是一种用于信号处理和控制系统开发的开源信号处理库。
它支持等长规则设置,可以在控制台或命令行中使用。
以下是使用 allegro 等长规则设置的基本步骤:1. 创建等长规则:在 allegro 中,可以使用 `规则` 命令创建等长规则。
例如,要创建一个长度为 10 的等长规则,可以使用以下命令:```let allele = channel(0) | channel(1) | channel(2) | channel(3) | channel(4) | channel(5) | channel(6) | channel(7) | channel(8) | channel(9) | channel(10)allele << 1```2. 设置规则条件:在创建等长规则后,需要设置规则的条件。
例如,要设置规则只有在信号值为 0 时才会触发,可以使用以下命令:```let allele = channel(0) | channel(1) | channel(2) | channel(3) | channel(4) | channel(5) | channel(6) | channel(7) | channel(8) | channel(9) | channel(10)allele << if all(get(allele, "值")) == 0 then "0" else "1" end```这里使用了 `get(allele, "值")` 来获取信号值,如果信号值为 0,则返回 0,否则返回 1。
`all(get(allele, "值", 0))` 表示计算所有信号值之和,如果结果为 0,则返回 0,否则返回 1。
3. 运行规则:等长规则准备好后,可以使用 `send(allele)` 命令将规则触发。
allegro建立差分线规则
allegro建立差分线规则
建立差分线规则是在使用Allegro软件进行PCB设计时非常重要的一步。
差分
线是一对相互衔接的信号线，用于传输高速数字信号，如USB、HDMI和以太网等。
通过建立差分线规则，可以确保差分线的质量和稳定性，减少干扰和串扰，从而提高整体电路性能。
首先，在Allegro软件中，打开设计文件并进入布局编辑器。
选择需要添加差
分线规则的信号线对，并右键单击选择“差分对属性”。
在弹出的对话框中，可以设置差分线的物理特性、约束条件和信号完整性要求。
物理特性方面，可以设置差分线的宽度、间距和层堆栈，以满足设计要求。
这
些参数会影响差分线的阻抗和信号传输速率，需要根据具体设计需求进行调整。
约束条件方面，可以设置差分线的最大长度、最小间距和最大串扰限制等。
这
些约束条件会在布线时自动检测和优化差分线，确保其满足电路的可靠性和性能要求。
信号完整性要求方面，可以设置差分线的最大延迟和最小延迟不平衡等。
这些
要求会在信号传输过程中考虑时延和时序要求，确保差分信号的同步性和稳定性。
在建立差分线规则之后，可以进行布线操作。
Allegro软件会根据所设定的差
分线规则自动分配和布线差分线，同时提供实时反馈和报告，以便进行优化和调整。
综上所述，建立差分线规则是使用Allegro软件进行PCB设计中至关重要的一步。
通过准确设置差分线的物理特性、约束条件和信号完整性要求，可以确保差分线的质量和稳定性，提高整体电路性能。
同时，在布线过程中，Allegro软件提供
了自动分配和布线差分线的功能，方便优化和调整设计。
allegro 中关于xnet 的等长设置
Allegro 中关于 XNET 的等长设置近年来，随着科技的不断进步和信息技术的快速发展，人们对于数据传输和网络通讯的需求越来越高。
在这样的背景下，Allegro 这款优秀的软件在 XNET 方面的等长设置备受关注。
下文将针对这一主题展开论述，以便读者更深入地了解这个问题。
一、XNET 简介XNET 是一种用于数据传输和网络通讯的现代化技术，它采用了一系列的协议和标准，可以实现设备之间的信息交换和通讯。
在工业自动化和车辆电子等领域，XNET 扮演着非常重要的角色。
二、Allegro 中的 XNET在 Allegro 中，XNET 技术得到了广泛的应用。
作为高性能的电子设计自动化工具，Allegro 对于 XNET 的支持非常完善，用户可以通过Allegro 对 XNET 进行灵活、高效的配置和管理。
三、等长设置的重要性等长设置在 XNET 技术中起着非常重要的作用。
通过等长设置，可以保证数据在传输过程中不发生失真和变形，确保通讯的质量和可靠性。
合理的等长设置是 XNET 技术中的关键环节，影响着整个系统的性能和稳定性。
四、Allegro 中关于 XNET 的等长设置在 Allegro 中，用户可以通过一系列的操作和设置来对 XNET 进行等长设置。
具体来说，可以从以下几个方面进行配置：1. 等长线路的设计在进行 XNET 的等长设置时，首先需要考虑的是等长线路的设计。
通过合理的布线和线路设计，可以尽量减少信号传输中的时延和失真，保证数据的准确性。
2. 信号调整和校准在 Allegro 中，用户可以对 XNET 的信号进行调整和校准，以确保各个信号的等长性。
通过精确的校准，可以让信号在传输过程中保持稳定和一致，提高通讯的可靠性。
3. 参数优化和实时监控除了静态的等长设置外，Allegro 还提供了参数优化和实时监控的功能。
用户可以根据实际情况对 XNET 进行动态调整，及时发现和处理通讯中的问题，保证系统的稳定运行。
Allegro设置差分线和等长的方法
Allegro设置差分线和等长的方法一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)Tolerance：差分线允许的误差+ (-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/ Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
Allegro16.6设置等长规则
Allegro16.6等长规则设置（复杂点的）从左至右三个芯片分别为U9 J12 U5红圈里的八根XNET为EBI_D0~EBI_D7，黄圈里的五根XNet为控制线。
U9到U5之间，EBI_D0~EBI_D7、控制线需做等长多出来的八根XNET为EBI_D8~EBI_D15J12到U5之间EBI_D0‐ EBI_D15做等长接下来开始步骤：（设模型、X‐NET就不说啦，坛子里有很多说的挺清楚的）将EBI_D0~EBI_D15设为一个Class，EBI_D将EBI_D0~EBI_D15设PINPAIREBI_D0~EBI_D7设置两组PINPAIREBI_D8~EBI_D15设置一组PINPAIR设EBI_D0 拓扑Set‐Constraint红框中填好点ADD再新增另一个规则点ADD点OK后回到以下界面，FILE‐Update Constraint Manager点是出现两组MGrp，每组下面只出现一对，因为仅对EBI_D0设了规则。
EBI_D0和EBI_D1~D7的拓扑一样的，将刚才生成的ElecCset赋予它们赋予它们的同时，两组MGrp里的PPr也在增多但EBI_D8~D15的拓扑和它们不一样，所以得重新建拓扑设规则省略几步，和之前设的时候一样的点是，可以看到EBI_D8被赋予规则EBI_D8，EBI_D9~D15拓扑与EBI_D8一样的，所以把EBI_D8这一规则分别赋予它们。
目前为止，EBI_D0~D15从U5到J12就做了等长，走线时就有控制进度条显示但是从U5到U9这一段还有几根控制线未加进来找到这几根控制线，add to MatchGroupEBINAND这一MatchGroup里就有这些XNET了。
红色框中选择ALL DRIVERS..红色框中改为0mil：100milU9到U5之间，EBI_D0~EBI_D7、控制线就做好等长啦、这种设等长的方式思路挺清晰的，所以就推荐给大家，或者是给还不会设等长的一点参考。
allegro等长设置方法
前言Manager是一交互式平台，在Cadence PCB设计中它是基于对电子表格操作的 Constraints管理高速电气规则的工具，Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。
第1章 Constraints Manager界面第2章 Constraints Manager组成1.Object Type Folder：（1）ECSet：在这文件夹可看到你在板中设定的部分规则，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays等等。
（2）Net：在这文件夹可实现信号的约束条件的操作，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair等。
2.Workbooks：展开Object Type Folder,其下的Workbooks主要有（1）Signal Integrity：信号完整性规则设定；（2）Timing：建立时间等设置；（3）Routing：布线约束规则设定，如阻抗、绝对长度、相对长度等。
3.Worksheet：展开Workbooks，其下都有相应的Worksheet，如Routing下有：Impedance、Max/Min Propagation Delays、Relative Propagation Delays等。
其上三者关系如下：4.Worksheet中Object的层次SystemDesignBus、Diff pairNet、XnetMatch GroupPin pair从上往下优先级递减，即System级别最高，Pin pair级别最低第3章 Constraints Manager常用命令1.Import/Export：规则的导入/导出2.Analysis Modes：分析内容的选择开关3.Select/Deselect：选中/取消选中Bus、Net、Pin pair等4.Expand/Collapse：展开/闭合选中的内容（Bus、Net、Pin pair等）5.Bus Membership：添加Net、Xnet到已有的Bus中6.Match Group Membership：追加Pin pair、Net、Xnet到已有的Match group名中7.Electrical Cset reference：给Bus、Pin pair、Net、Xnet等附上已设定好的规则8.SigXplorer：进入SigXplorer expert界面，研究拓扑结构及定义约束规则第4章 使用Constraints Manager必须注意的几个概念1.Pin pair指一对有逻辑连接关系的管脚，通常是驱动与接收间的连接。
如何在Allegro16.3里设置Xnet并进行等长设置
附件是一篇网上找到的文章，此文详细介绍了如何设置Xnet以及进行等长设置走线。
本人的应用相对更简单，由于不是经常画板子，所以对于如何使用Xnet常常忘记，而本文介绍的相对复杂，为了在每次画板子的时候相对快速的使用Xnet，特记录本人使用Xnet的过程于此。
首先，介绍本人为何要使用Xnet。
本人使用Xnet的场合主要有两种场合，一种是走线路径阻抗匹配，所以走线中串接了一个匹配电阻，如果需要等长，所以要给这一组走线设置Xnet；另一种是高速差分走线以及像Altera的高速Transciever的差分走线一般都需要对高速差分线进行AC耦合，所以每根线上串接了一个0.1uF的电容，而差分走线都需要进行等长，所以需要计算电容两端走线之和来进行等长控制。
如果没有建立Xnet，如图1所示的差分走线的每一根就会分为2段net。
那么在Allegro的约束管理器中进行等长设置的时候需要首先建立差分对（Diff pair），这时候你会发现有图2所示的情况出现。
从图2能发现什么呢？即RX1_T_N和RX2_T_N的“type”是不一样的，显然RX1_T_N的type是net而RX2_T_N 的type是Xnet，也就是在建立差分对约束的时候前者只是约束了一部分，而后者是约束了整根线。
图1 Altera的GXB高速接收通道图2 在Allegro16.3的约束管理器中建立建立差分对根据文章介绍，第一步是要建立Xnet，建立Xnet的过程如下所示第1步，在Allegro的PCB Editor的Analyze菜单下选择SI/EMI Sim->Model Assignment命令，如图3所示图3 启动开始建立Xnet第2步，进去以后会看到如图4所示的界面，由于差分线中串接的是0402封装的0.1uF的电容，所以选择此项。
可以看到此项下包含了所有工程里使用的所有的该类电容，选择你需要建立Xnet的电容，如图5所示。
图4图5第3步，在上述图4，和图5中选择相应的电容，这里是C300,（注意，这里我们事先已经将C301建好了Xnet），然后点击“Create Model”命令进入创建模型界面，如图6所示。
Allegro 中设置等长规则的通用方法
Allegro中设置等长规则的通用方法在当今高速PCB设计中，一组走线的等长越来越重要。
Allegro为 工程师提供了功能强大的Constrain Manager，即约束管理器，工程师可以很方便地进行各种规则的设定，包括等长规则。
在无线时代早前发表的《DDR布线规则与过程》一文中，已经给出了一种设置等长规则的方法，但这种方法具有一定的局限性，一旦某条网络的拓补不符合规律， 将出现异常。
本文以朋友设计的EMMC 小卡为例，给出一种相对通用的等长规则设置方法，希望对读者有帮助。
1. 本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。
查看各条网络，确认是否存在串联匹配电阻。
本例中，仅在时钟线上存在，如下图的高亮器件。
2. 为串联匹配电阻分配仿真模型，这样做的目的只有一个：建立Xnet。
因为我们要实现的是金手指到达EMMC芯片的引脚等长，所以必须将串联匹配电阻的两端网络视为同一条。
点击Analyze—>Model Assignment，如下图，3. 在16.6版本中会弹出一个对话框，就是一些设计错误，直接点击Ignore Errors下面的“All”，然后再点击“OK”即可，如下图。
4. 勾选右侧Find窗口中的Symbols，如下图。
5. 点击时钟线上的串联匹配电阻R9，会出现Signal Model Assignment的界面，如下图。
6. 点击“Create Model，如下图。
7. 在弹出的Create Device Model对话框中点击“OK”，如下图。
8. 在弹出的Create ESpice Device Model对话框中点击“OK”，如下图。
9. 此时返回Signal Model Assignment界面，发现R9已具备Model，如下图。
10. 点击Show Element快捷按钮，选中EMMC CLK网络，发现已具备Xnet，如下图。
allegro差分线设置规则
allegro差分线设置规则Allegro差分线设置规则引言：Allegro差分线是一种常用的信号传输方式，在电路设计中起到了重要的作用。
本文将探讨Allegro差分线设置规则，从理论和实践角度介绍如何正确地设置Allegro差分线以保证信号传输的准确性和稳定性。
一、什么是Allegro差分线？Allegro差分线是一种差分信号传输方式，通过同时传输正负两个信号来降低干扰和提高信号的抗噪声能力。
差分信号在信号线上的电压差被解读为二进制信号，从而实现数据传输。
Allegro差分线广泛应用于高速数据传输、音频信号传输等领域。
二、设置规则1. 差分线对称布局：为了减小差分信号间的电磁干扰，差分线应该尽量保持对称布局。
在PCB设计中，可以通过布局对称的方式将差分信号线放置在相邻的层上，并且保持相同的长度和宽度，以确保信号的平衡传输。
2. 差分线长度匹配：差分线的长度差异会导致信号的相位差，从而影响信号的准确性和稳定性。
因此，在布线过程中，应尽量使差分线的长度保持一致，以确保信号的同步传输。
3. 差分线与其他信号线的间隔：为了避免干扰，差分线应与其他信号线保持一定的间隔。
特别是与高频信号线、时钟线等应尽量保持一定的距离，以减小相互之间的电磁干扰。
4. 差分线与地线的间隔：差分线与地线之间的间隔也需要特别注意。
过大的间隔会增加信号线的阻抗，影响信号的传输质量；而过小的间隔则容易导致信号与地线之间的串扰干扰。
因此，在实际设计中，应根据具体情况合理设置差分线与地线的间隔。
5. 差分线的屏蔽与接地：为了进一步降低差分线的干扰，可以采用屏蔽措施。
常见的做法是在差分线周围设置屏蔽层，并将屏蔽层接地，以消除外部电磁干扰对信号的影响。
6. 差分线的阻抗匹配：差分线的阻抗匹配是保证信号传输质量的关键。
在设计中，应根据差分线的特性和设计要求，选择合适的阻抗值。
常见的阻抗匹配方式有微带线和差分对线，设计时需要注意保持差分线的阻抗匹配。
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一、设置差分线的方法
方法一：
1、Logic→Assign Differenttial Pair
2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加
方法二：
1、Setup→Constraints→Electrical
2、选择Net，然后在Objects→Create→Differenttial Pair
3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加
设置完差分线对后，需要设置其约束规则，方法如下：
1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet
2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS
3、设立好规则后就可以在这项规则里设置线宽间距等参数了
4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100
*规则设置中各个项目的含义*
Line Width（设置基本走线宽度）
Min：最小线宽
Max：最大线宽，写0相当于无限大
Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽
Max Length：最大线长
Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距
Neck Gap：差分对最小允许线间距
(+)Tolerance：差分线允许的误差+
(-)Tolerance：差分线允许的误差-
Vias（过孔选择）
BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距
Max：最大间距
Allow
Pad-Pad Connect：/
Etch：/
Ts：/
示意图：
二、设置等长
1、进入规则设置页面
Electrical→Net→Routing→Relative Propagation Delay
2、选中需要设置等长的网络，右击，选择Create→Match Group
3、更改组名称
4、设置好后，会显示MGrp，如下图。
这样等长的线组就设好了，接下来是设置等长的约束规则
5、在Delta:T olerance一栏设置好长度误差范围
6、默认的是以时间和百分比为单位，我们改成长度单位，如下图
7、然后设置一个网络为目标网络，在网络Delta:T olerance 栏处右键选择Set as target，如下图
8、最后打开检查模式，在Analyze菜单选择Analysis Modes，弹出以下对话框，打开Relative propagation delay
三、过电阻等长设置如下图这种等长：
1、首先要创建电阻模型，点击工具栏的Signal Model按钮
2、找到电阻，点击R0402_4_R0402_0 0,所有这种模型的电阻都高亮了
3、选中一个电阻，选择Create Model
4、进入下一步，默认，点击OK
5、进入下一步，默认，点击OK（注意：Value值不能为0）
6、依次把需要建立模型的电阻设好
7、这里可以看到我们刚刚设置好的XNet
8、选中网络，右击，Create→Pin Pair，创建Pin Pair
9、选择两个端点，点击OK，这样就添加好了。
10、依次创建其他XNet的Pin Pair
11、选择这些Pin Pair，右键创建Match Group
12、最后，设置等长规则及目标网络
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