第4章 集成触发器学习指导

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数字电路教案-课题一 集成触发器4-2(2课时)

数字电路教案-课题一  集成触发器4-2(2课时)
教学过程和内容
时间分配
与教法

3)一次变化:在CP=1期间,主触发器只能翻转一次,以后不论J、K状态如何改变,也不可能再翻转了,这种现象叫一次变化。
主从JK触发器的缺点:抗干扰能力较差
小结
1、主从JK触发器的电路组成
2、主从JK触发器的工作原理3min
3、主从JK触发器的特性
作业
习题册2min
课后
教学
理论课授课教案




脉冲与数字电路
第四单元:时序逻辑电路
课题一:集成触发器
四、主从触发器
审批签字
授课时间
2009..
授课班级
08级电子电工班
计划课时
2
实用课时
教学目的与要求
1、熟悉主从JK触发器的电路组成
2、理解主从JK触发器的工作原理
3、掌握主从JK触发器的特性
教学重点与难点
主从JK触发器的电路组成、工作原理、特性
75min
教学过程和内容
时间分配
与教法
特点:是一种性能比主从RS触发器更完善的触发器。它不但不存在空翻现象,而且也解决了不定状态的问题,所以,应用较广。
2)工作原理:
1.功能表
2.状态转换表
3.特性方程
5.时序图(以CP下降沿触发的JK触发器为例)
在CP的下降沿更新状态,次态由CP下降沿到来之前的J、K输入信号决
回顾
能掌握主从JK触发器的电路组成、工作原理及特性
授课类型
理论课□多媒体课件□
教学
方法
讲授法□
教具
挂图□模型□实物□电教设备□多媒体设备□
参考资料
复习提问
同步RS触发器的功能表。什么是同步触发器的空翻?10min

集成触发器及应用

集成触发器及应用

4. 实验内容及要求
JK触发器74LS112的逻辑功能 触发器74LS112的逻辑功能。 (1)测试 JK触发器74LS112的逻辑功能。
(2)测试双D触发器74LS74的逻辑功能。 测试双D触发器74LS74的逻辑功能。 74LS74的逻辑功能
74LS112双JK触发器转换成 触发器, 触发器转换成D (3) 将74LS112双JK触发器转换成D触发器, 进行逻辑功能的测试和触发方式观察,列表记录。 进行逻辑功能的测试和触发方式观察,列表记录。 (4)广告流水灯的设计:该系统共有8个灯,其效果始终是7亮1暗, 广告流水灯的设计:该系统共有8个灯,其效果始终是7 且这1暗灯循环右移或者左移。 且这1暗灯循环右移或者左移。 提示:先应用74LS112和74LS74中三个触发器构成异步八进制加法和 提示:先应用74LS112和74LS74中三个触发器构成异步八进制加法和 74LS112 减法计数器;再将输出Q2Q1Q0分别与74LS138(3-8译码器) 减法计数器;再将输出Q 分别与74LS138( 译码器) 74LS138 的码端A2A1A0相连,使译码器相继译码。 的码端A 相连,使译码器相继译码。 画出设计图,接电路,观察并分析结果,画出状态转移真值表, 画出设计图,接电路,观察并分析结果,画出状态转移真值表, 以及译码器的功能表。 以及译码器的功能表。 选做) (5)单脉冲发生器实验 (选做) 74LS74双 型触发器,设计一个单发脉冲发生器的实验线路。 用74LS74双D型触发器,设计一个单发脉冲发生器的实验线路。要 求将频率为1Hz的信号脉冲和手控触发脉冲分别作为两个触发器的 的信号脉冲和手控触发脉冲分别作为两个触发器的CP 求将频率为1Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP 脉冲输入。只要手控脉冲送出一个脉冲, 脉冲输入。只要手控脉冲送出一个脉冲,该脉冲与手控触发脉冲的时 间长短无关。 间长短无关。

《数字电子技术基础》——集成触发器

《数字电子技术基础》——集成触发器

说明
n+1 n
Q = S + RQ SR = 0 (约束条件)
同步RS触发器的逻辑符号:
约束条件SR=0, 即当S、R不同时为 不同时为1 、 不同时为 时,同步RS触发器的 输出满足特征方程
Qn+1 = S + RQn
从而把S、R同时为1 S R 1 导致的不定态排除。
S CP R
1S C1 1R
Q
Q
4.3.2 同步D触发器 同步D
把同步RS触发器输入端口R和S用互补的D信号控制 就可以得到同步D触发器 把S=D、R= D代入同步RS触发器特征方程得同步 D触发器的特征方程:
D
1S CP C1 1 1R R
电路结构图
S
Q
Q
Q
n+1
= S + RQ n = D+ D Q =D
双稳态触发器有一对互补的状态输出端Q和 Q 。
输入 . . 触发器 信号 .
Q
Q
在外加触发信号时双稳态触发器可以从一个稳定状态 翻转为另一个稳定状态。 由于触发器在任何时刻的状态不仅和当时的输入信号 有关,还和原来的状态有关,通常称信号输入前触发 器当前的状态为现态,用Qn表示,信号输入后出现的 新状态称为次态,用Qn+1表示。即次态 Qn+1取决于输 入信号和现态Qn 。
4.1 概 述
在数字系统中, 在数字系统中,不少操作都是和以前的状 态有关的, 态有关的,必须由原来的状态和当前的输入共 同来确定新的输出状态,即需要有能记忆 记忆原先 同来确定新的输出状态,即需要有能记忆原先 状态的基本逻辑单元。 状态的基本逻辑单元。
触发器 单稳态触发器 能够存储一位二进制信号的基本逻辑单元电路。 具有一个稳定状态的触发器 --稳态和暂稳态 双稳态触发器 具有两个稳定工作状态 --0(低电平)状态和1(高电平)状态。

第4章 集成触发器

第4章 集成触发器

图4-5 钟控RS触发器及逻辑符号
(1) R=S=0时:C门、D门输出均为1,相当于基本触发器 R D = S D =1,所以触发器状态保持不变。 (2) R=0,S=1时:D门输出为0,C门输出为1,相当于 Q R D =1, S D =0,所以触发器输出Q=1, =0。 (3) R=1,S=0时:C门输出为0,D门输出为1,相当于 R D =0, S D =1,所以触发器输出Q=0,Q =1。 (4) R=S=1时:C门和D门输出均为0,相当于 R D = S D =0, R=S=1 C D 0 =0 则Q= Q =1,破坏了触发器的功能,实际不允许出现。
J
K
1) 当T=0时,C,D门输出均为1,触发器保持原状态不变, 即Qn+1=Qn。 n 2) 当T=1时,触发器状态发生转换,即Qn+1= Q 。 (2) 功能描述 1)钟控T触发器状态转换真值表
Q n +1
Qn Qn
2) 特征方程 取J=K=T, 代入JK触发器特征方程,可得T触发器特征方程
Q n +1 = TQ n + T Q n = T ⊕ Q n
S
R
(1) 当J=K=0时,C,D门均被阻塞(即输出1),触发器保持原 状态不变,即Qn+1=Qn。 n (2) 当J=K=1时,触发器状态发生转换,即Qn+1= Q 。 Q (3) 当J=1,K=0时,如果触发器初始状态为Q=0, =1,则D Q 门输出1 ,C门输出为0,使触发器次态 Q=1, =0; 若触发器初始状态为1,则C门,D门输出均为1,触发器 Q 仍保持Q=1, =0。 Q (4) 当J=0,K=1时,如果触发器初始状态为Q=0, =1,则C 门,D门输出均为1,触发器保持0状态; Q 若触发器初始状态为Q=1, =0,则C门输出0,D门输出 Q 1,使触发器翻转到Q=0, =1。

集成触发器教案

集成触发器教案

课题7.4集成触发器教学目标【知识目标】掌握集成触发器的作用及工作原理【能力目标】1. 基本RS触发器2.钟控同步RS触发器【德育目标】培养学生的探究精神教学重点基本RS触发器教学难点钟控同步RS触发器教学时间2课时(第周)教具准备导线、电源、触发器教学组织与实施教师活动学生活动【新课导入】触发器是一种具有记忆功能并且其状态能在触发脉冲作用下迅速翻转的逻辑电路。

基本RS触发器是各种触发器的基础。

【新课讲授】1.基本RS触发器将两个集成与非门的输出端和输入端交叉反馈相接,就组成了基本RS触发器。

Q 端的状态为触发器的状态工作状态:10==Q Q,时触发器处于“0”态(稳定状态);01==Q Q ,时触发器处于“1”态(稳定状态)。

基本RS 触发器的逻辑功能如下:当10D D==S R ,时,则)(10==Q Q ; 当01D D==S R ,时,则)(01==Q Q ; 当11D D==S R ,时,则Q 不变(Q 不变); 当00D D ==S R ,时,则Q 不定(Q 不定);这是不允许的2.钟控同步RS 触发器一个基本RS 触发器;两控制门(G3、G4),CP 端无小圆圈――正脉冲(CP 上升沿)触发有效。

CP =0时,G3、G4输出为1,触发器维持原态; CP =1时,触发器状态由R 、S 决定。

3.计数触发型钟控同步RS 触发器触发器的主要用途之一就是构成计数电路,完成计数功能,电路构成特点:在一个钟控同步RS 触发器基础上,将控制门G3、G4的输入端R 、S 分别与触发器的输出端Q 和Q 相连。

设触发器的初始状态为0,则0,1====Q R Q S ;当第一个计数脉冲到来(即CP = 1)时,Q 由0变1、Q 由1变0;当第一个CP 作用后,S = Q = 0、R = Q =1:当第二个CP 到来时,触发器置0。

结论,每来一个计数脉冲,触发器就翻转一次,触发器翻转的次数反映了计数脉冲的数目,实现了计数功能。

触发器原理及应用

触发器原理及应用
不允许
1 1 1 1 1 1 1
特性 方程
Q S R Q RS 0
CP=1期间有效
主 要 特 点
(1)时钟电平控制。在CP=1期间接收输入信号, CP=0时状态保持不变,与基本RS触发器相比,对触 发器状态的转变增加了时间控制。 (2)R、S之间有约束。不能允许出现R和S同时为1 的情况,否则会使触发器处于不确定的状态。
J
CP
K
J
CP (a)
K (b)
(a) 逻辑电路
(b) 逻辑符号
边沿JK触发器 的逻辑符号
Q Q Q Q
边沿JK触发 器的特点
①边沿触发,即CP边 沿到来时,状态发生翻 转。无同步触发器的空 翻现象。 ②功能与同步JK触发器 相同。使用方便灵活。
Q J
Q CP K 1J C1 1K J CP K 国标符号
13 12 11 CC4044
10
9
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1R
1SA 1S B 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
4Q
NC 1S 1R EN 1R 1S VSS (b) CC4044 的引脚图
1S
EN=1时工作 EN=0时禁止
4.2.2 同步触发器 一、同步RS触发器
特性表
CP 0 1 1 1 1 1 1 1 1 J × 0 0 0 0 1 1 1 1 K × 0 0 1 1 0 0 1 1 Qn × 0 1 0 1 0 1 0 1 Q n+1 Q
n
功能
Q n 1 Q n 保持

第4章-集成触发器学习指导doc资料

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第4章-集成触发器学习指导第四章集成触发器一、内容提要能够存储一位二值信息的基本单元称为双稳态触发器,简称触发器。

触发器是组成时序逻辑电路的基本单元。

它的显著特点是具有记忆功能,一个触发器能记住1位二值信号(0或1),n个触发器组合在一起就能记忆n位二值信号。

(一)、触发器的特点l、它有两个能自行保持的稳定状态触发器有两个输出端,分别记作Q、Q,其状态是互补的:Q=1,Q=0是一个稳定状态,称为1态;Q=0,Q=1是另一个稳定状态,称为0态;其他情况如Q=Q=0或Q=Q=1,不满足互补的条件,称之为不定状态,它既不能算作0态,也不能算作1态。

2、在适当的输入信号作用下,触发器能从原来所处的一个稳态翻转成另一个稳态。

3、在输入信号取消后,能够将得到的新状态保存下来,即记忆住这一状态。

(二)、触发器的类型1、按触发方式分,有电平触发方式、主从触发方式和边沿触发方式。

2、按逻辑功能分,有RS触发器、JK触发器、D触发器和T触发器。

(三)、各类触发器的状态方程1、RS 触发器:⎪⎩⎪⎨⎧=+=+约束条件)(01SR Q R S Q n n 2、n n n Q K Q J Q JK +=+1触发器:3、D Q D n =+1触发器:4、n n Q T Q T ⊕=+1触发器:5、n n Q Q T =+1'触发器:由于目前实际生产的集成时钟触发器只有D 型和JK 型两种,如果需要使用其它逻辑功能的触发器,可以利用转换逻辑功能的方法,将D 或JK 触发器转换成所需功能的触发器发器。

二、重点难点本章主要内容包括:(1)基本触发器的电路组成和工作原理。

(2)RS 触发器、JK 触发器、D 触发器、T 和T ’触发器的逻辑功能以及触发器的描述方法:逻辑功能表、特性方程、驱动(激励)表、状态转移图(表)和时序(波形)图。

重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法;各种触发方式的特点、脉冲工作特性。

第4章集成触发器概要

第4章集成触发器概要

Q0
Q 0反馈到G1的输入端, 使G1封锁,触发器置1.
Sd 称为置1端
3
4.1.2基本RS触发器2.逻辑功能分析
封锁又叫关闭, 就是
逻辑门的输出不随某些
输入端的变化而改变.
Q
Q
& G1 G2 &
Rd 0 Q 1
Q0
已知Sd 1
Q=0反馈到G2的输入端, 使G2封锁,触发器置0.
Rd 称为置0端
1.电路组成和工作原理
Q
Q
& & G1 G2
Q3
& G3
Q4
& G 4
CP
Q5
Q6
& G5
& G6
D
D触发器符号
Sd
S
D 1D
Q
CP >C1
Q
Rd
R
(1)CP=0时, G3G4封锁, 触发器保持原状态.
Q3 Q4 1
Q6 D Q4 D Q5 Q3Q6 D
触器是1态,当Q=0时,触
发器是0态.
2
4.1.2基本RS触发器
基本RS触发器的符号
Q
Q Q
Q
S
R
& G1 G2 &
Sd
R d 0 Sd
R d1
输入端输出端的小 圆圈表示低电平有效.
2.逻辑功能分析 (1)触发器置1
当 Rd 1、Sd = 0 时,不论 触发器原来状态如何
Sd 0 Q 1 已知Rd 1
Q 0、Q 1
Q=0反馈到G2,使之 封锁,则 Q 1、Q=0
若原Q 来 1状、Q态是0 1,即
5
(4)触发器禁用状态 当 Rd 0、Sd = 0 时,为

4 集成触发器及其应用电路设计74HC74

4 集成触发器及其应用电路设计74HC74
核对无误后再接入!
3.输出端不能短路(线与)! 4.多余输入端处理方法— 不能悬空
CMOS与非门、与门:接+5V,并联 CMOS或非门、或门:接地,并联
VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8
&
&
&
&
1234567 1A 1B 1Y 2A 2B 2Y GND
1. CP CH1,Q0 CH2。触发信源选谁?
必须选频率低的通道为触发信源
错误:信源=CH1
1 2 3 45 6 7 8 9
CP
1
01010101
Q0
2
正确:信源=CH2
1 2 3 45 6 7 8 9
显示情况
CP
1
01010101
Q0
2
2. 观测3个以上的波形,应该如何操作?
应依次将所有波形与频率最低的波形同屏比较!
74LS00 四 2 输入与非门
14 13 12 11 10 9 8 VDD 4B 4A 4Y 3Y 3B 3A
CC4011 四 2 输入与非门 1A 1B 1Y 2Y 2A 2B VSS 1234567
MC14011 CD4011
14 13 12 11 10 9 8 VDD 3C 3B 3A 3Y 1Y 1C
幅度灵敏度
触发电平位置
TRIGGER 与触发有关的操作
LEVEL
触发控制钮
1. LEVEL(电平) —— 改变触发电平值 正确操作:应使触发电平设在信号振幅范围内
2. MENU(菜单) —— 显示触发功能菜单
3. SET LEVEL TO 50%(设为50%) —— 将触发电平设在信号振幅范围的中点

集成触发器的使用

集成触发器的使用

Vcc 2RD 2D 2CP 2SD 2Q 2Q
14 13 12 11 10 9 8
74HC74
1 2 3 4 56 7
1RD 1D 1CP 1SD 1Q 1Q GND
特点:(1)单输入端的双D触发器 (2)它们都带有直接置0端和直接置1端,为低电平有效 (3)为CMOS边沿触发器,CP上升沿触发
2
Qn1 JQn KQn Qn1 TQn TQn 比较得:J=T,K=T。
令T=1,即可得T’触发器。
Q
Q
Q
Q




1K C1 1J
1K C1 1J
CP T
1
CP
4
2.用D触发器转换成其他功能的触发器
(1)D→JK 写出D触发器和JK触发器的特性方程:
Q n1 D Qn1 JQn KQn 比较得:
4.6 集成触发器的使用
一、集成触发器举例
1.TTL主从JK触发器74LS72
Q
Q


Vcc SD CP K3 K2 K1 Q
14 13 12 11 10 9 8
1K
1J
R&Hale Waihona Puke C1 &S
RD K1 K2 K3 CP J1 J2 J3 SD
74LS72
1 2 3 45 6 7
NC RD J1 J2 J3 Q GND
二、触发器功能的转换
1.用JK触发器转换成其他功能的触发器
(1)JK→D 分别写出JK触发器和D触发器的特性方程
Qn1 JQn KQn Qn1 D D(Qn Qn ) DQn DQn
比较得: J D KD
画出逻辑图:

电子教案--数字电子技术-第四章集成触发器-XXXX-1-

电子教案--数字电子技术-第四章集成触发器-XXXX-1-

1 1 不 变 触发器保持原状态不变
中北大学电子信息工程系
2. 工作原理及逻辑功能
Q
Q
输出既非 0 状态,
1

四 章
G1
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时, 输出状态可能为 0,也
G2 可能为 1,即输出状态 不定。因此,这种情况

成 触
0 SD
RD 0
禁用。

输入 输出保持置 1
法 器
初态为 0,故保持为 0。
解:
Q
Q 中北大学电子信息工程系
(二)基本 RS 触发器的两种形式

第辑


集符

触 法





置 0、置1 信 号低电平有效
Q
Q
SR
SD
RD SD 00 01 10 11
RD
Qn+1 不定
0 1 Qn
置 0、置1 信
号高电平有效
(三)同步 JK 触发器
电路结构
Q
Q
第 四 章

1S C1 1R
成 触
CP


称为 JK 功能,即 JK = 00 时J 保持K ; JK = 11 时翻转; J K 时 Qn+1 值与 J 相同。
逻辑符号
Q
Q
1J C1 1K
J CP K
功能表
CP J K Qn+1 说明
0 0 Qn 不变
1
01 10

中北大学电子信息工程系
二、同步触发器
Synchronous Flip - Flop

第四章 集成触发器和时序逻辑电路

第四章 集成触发器和时序逻辑电路

第四章集成触发器和时序逻辑电路第四章集成触发器和时序逻辑电路 (1)2.4.1基本触发器 (2)2.4.2时钟控制电平触发器 (3)2.4.3边沿触发器 (7)2.4.4二进制计数器 (12)2.4.5非二进制计数器 (16)2.4.6中规模集成计数器 (19)2.4.7 寄存器和移位寄存器 (25)2.4.8用可编程逻辑器件(PLD)设计时序逻辑电路 (31)2.4.1基本触发器基本触发器:能记忆一位二进制信息的电路。

下面是能实现记忆的三种基本电路:由第一个图可知,Q和相互交叉连接,所以二者一定为互补输出,Q=0时,=1;反之也行。

但是Q是0还1(是1还是0)不能人为确定,是随机的。

为了能明确决定是记忆0信息,还是记忆1信息,电路中引入二个输入端,RD()和SD()端。

Q的状态代表触发器的输出状态。

RD():复位端,使Q为0状态;SD():置位端,使Q为1状态。

以与非门组成的基本RS触发器为例分析其功能。

和上加了非号是表示输入低电平时,改变输出状态。

当==1时,触发器的状态不变,由原状态决定。

这种情况称触发器为保持功能;当=0,=1时,=1,Q=0,称触发器为置0功能(也称复位);当=1,=0时,=0,Q=1,称触发器为置1功能(也称置位);当==0同时撤除后,Q和的状态是0还是1将具有随机性。

所以,在实际使用时==0这种情况应避免,通常用“禁用”或“约束”表示。

1)用基本RS触发器实现无弹跳开关连接的说明。

2)基本RS触发器用来组成功能完整,翻转可靠的各种触发器。

2.4.2时钟控制电平触发器一、高电平触发的RS触发器(RS锁存器)内部电路图如图所示。

在基本RS触发器的基础上增加了两个与非门,所以在输入的RS上没有了非号和D下标。

令CP脉冲作用之前触发器的状态为初始状态,CP脉冲作用后的状态为下一状态(次态),和是当CP=0时用来决定触发器初态的,CP 脉冲作用之前触发器的初态状态由和(CP=0时)决定。

第4章 触发器(总复习)

第4章 触发器(总复习)

【总复习卷】第4章集成触发器触发器是数字电路中的一个基本逻辑单元,它与逻辑门电路一起组成各种各样的数字电路。

触发器具有记忆功能并且其状态在触发脉冲作用下迅速翻转。

【知识结构图】【本章重点】1. 触发器的基本性质。

2. RS触发器、JK触发器、D型触发器的逻辑功能,各类触发器逻辑符号。

3. 集成触发器外特性及其应用。

【本章难点】1. 各类触发器逻辑功能分析。

2. 主从型触发器工作波形画法。

3. 集成触发器简单应用。

4. 触发器的空翻。

【本章考点】1. 各类触发器逻辑符号及相应逻辑功能。

2. 触发器的工作波形。

3. 集成触发器类型识别及简单应用。

4. 触发器的空翻。

综合训练(第4章)一、填空题1.触发器具有________种稳定状态。

在输入信号消失后,能保持输出状态不变,也就是说它具有________功能。

在适当触发信号作用下,从一个稳态变为另一个稳态,,因此触发器可作为_______进制信息存贮单元。

2. 边沿型触发器可以避免现象的产生。

3. 通常规定触发器______端的状态作为触发器的状态。

4. 触发器按照逻辑功能分为:、、、等。

5. 主从触发器在时钟高电平时主触发器接收信,而__ __触发器状态不变。

在时钟脉冲下降沿时__主__触发器被封锁而__ ___触发器打开接收触发器信号。

6. 与非门构成的基本RS触发器的约束条件是R+S不能为。

7. 基本触发器电路中,S D端、R D端可以根据需要预先将触发器或,而不受的同步控制。

8. 在时钟脉冲控制下,JK触发器J端和K端输入不同组合的信号时,能够具有、、、的功能。

二、判断题(对的打”√”,错的打”Х”)1. 触发器属于组合逻辑电路系列,即没有记忆功能。

( )2. 同步RS触发器连成计数电路时,会产生空翻现象。

( )3. 主从RS触发器会出现状态不定的现象。

( )4. 主从型触发器接成计数电路时,不会产生空翻现象。

( )5. 当JK触发器的,它就转化为T触发器。

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第四章 集成触发器一、内容提要能够存储一位二值信息的基本单元称为双稳态触发器,简称触发器。

触发器是组成时序逻辑电路的基本单元。

它的显著特点是具有记忆功能,一个触发器能记住1位二值信号(0或1),n 个触发器组合在一起就能记忆n 位二值信号。

(一)、触发器的特点l 、它有两个能自行保持的稳定状态触发器有两个输出端,分别记作Q 、Q ,其状态是互补的:Q =1,Q =0是一个稳定状态,称为1态;Q =0,Q =1是另一个稳定状态,称为0态;其他情况如Q =Q =0或Q =Q =1,不满足互补的条件,称之为不定状态,它既不能算作0态,也不能算作1态。

2、在适当的输入信号作用下,触发器能从原来所处的一个稳态翻转成另一个稳态。

3、在输入信号取消后,能够将得到的新状态保存下来,即记忆住这一状态。

(二)、触发器的类型1、按触发方式分,有电平触发方式、主从触发方式和边沿触发方式。

2、按逻辑功能分,有RS 触发器、JK 触发器、D 触发器和T 触发器。

(三)、各类触发器的状态方程1、RS 触发器:⎪⎩⎪⎨⎧=+=+约束条件)(01SR Q R S Q n n 2、n n n Q K Q J Q JK +=+1触发器:3、D Q D n =+1触发器:4、n n Q T Q T ⊕=+1触发器:5、n n Q Q T =+1'触发器:由于目前实际生产的集成时钟触发器只有D 型和JK 型两种,如果需要使用其它逻辑功能的触发器,可以利用转换逻辑功能的方法,将D 或JK 触发器转换成所需功能的触发器发器。

二、重点难点本章主要内容包括:(1)基本触发器的电路组成和工作原理。

(2)RS 触发器、JK 触发器、D 触发器、T 和T ’触发器的逻辑功能以及触发器的描述方法:逻辑功能表、特性方程、驱动(激励)表、状态转移图(表)和时序(波形)图。

重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法;各种触发方式的特点、脉冲工作特性。

本章的难点主要集中在各触发器的内部结构和工作原理。

三、习题精解知识点:基本RS 触发器工作状态判断。

例4.1 电路如图4.1所示。

已知A 、B 波形,判断Q 的波形应为(A) 、(B)、(C)、(D)中的哪一种。

假定触发器的初始状态为0。

图4.1 解:电路是一个由“或非”门构成的基本RS 触发器,当AB 都为“1”时,0==Q Q ,而当A =0,B =1时,则0=Q ,而1=Q ,所以应该是(B)波形正确。

知识点:电平触发的D 触发器工作特点。

例4.2 图4.2所示为电平触发D 触发器的CP 信号和D 输入信号,设初始状态为0,确定输出端Q 的波形。

图4.2解:在CP=1时,无论D 为高电平还是低电平,Q 端输出信号总是和D 输入信号相同;在CP=0期间,Q 端的输出信号将保持不变。

综上,Q 端的输出波形如图A4.2所示。

图A4.2知识点:边沿D 触发器的工作特点。

例4.3图4.3所示为上升沿触发D 触发器的输入信号和时钟脉冲波形,设触发器的初始状态为0,画出输出信号Q 的波形。

图4.3解:根据边沿D 触发器的功能特点可知,每个时钟脉冲CP 上升沿到来之后的输出状态等于该上升沿前一瞬间D 信号的状态,直到下一个时钟脉冲CP 上升沿到来。

由此可画出输出Q 端的波形如图A4.3所示。

图A4.3例4.4 图4.4为边沿D 触发器构成的电路,设触发器的初始状态1000Q Q ,确定0Q 及1Q 在时钟脉冲作用下的波形。

图4.4解:由于两个D 触发器的输入信号分别为另一个D 触发器的输出,因此在确定它们的输出端波形时,应分段交替画出0Q 及1Q 的波形。

图A4.4知识点:主从JK 触发器工作特点。

例4.5 已知主从JK 触发器J 、K 的波形如图所示,画出输出Q 的波形(设初始状态为0)。

图4.5解:根据主从触发器的状态转换真值表可知,在第1个CP 高电平期间,J=1,K=0,1n Q +为1;在第2个CP 高电平期间,J=1,K=1,1n Q +翻转为0;在第3个CP 高电平期间,J=0,K=0,1n Q +保持不变,仍为0;在第4个CP 高电平期间,J=1,K=0,1n Q +为1;在第5个CP 高电平期间,J=0,K=1,1n Q +为0;在第6个CP 高电平期间,J=0,K=0,1n Q +保持不变,仍为0。

最后得到输出波形如图A4.5所示。

图A4.5知识点:主从JK 触发器的一次变化问题。

例4.6 设主从JK 触发器的初态为1,试画出它的波形。

图4.6解:根据主从JK触发器一次变化现象的描述,了解到只有在下面两种情况下会发生一次变化现象:一是触发器状态为0时,J信号的变化;二是触发器状态为1时,K信号的变化。

若在CP=1期间,J、K信号发生了变化,可按照以下方法来处理:①若原态Q=0,则由J信号决定其次态,而与K无关。

此时只要CP=1期间出现过J=1,则CP下降沿时Q为1。

否则Q仍为0。

②若原态强,则由K信号决定其次态,而与J无关。

此时只要CP=1期间出现过K=1,则CP下降沿时Q为0。

否则Q仍为1。

在图4.6中,第5、6个CP脉冲的高电平期间,J、K信号发生了变化,其它CP脉冲的高电平期间,J、K信号没发生变化。

针对这两种不同情况分别采用前面介绍的方法画出它的输出波形,如图A4.6所示。

图A4.6知识点:边沿JK触发器工作特点.例4.7设边沿JK触发器的初态为0,输入信号波形如图4.7所示,试画出它的输出波形。

图4.7解(1)以时钟下降沿为基准,划分时间间隔,CP下降沿到来前为现态,下降沿到来后为次态。

(2)每个时钟下降沿到来后,根据触发器的特性方程或状态转换真值表确定其次态。

输出波形如图A4.7所示。

图A4.7知识点:边沿JK 触发器级联。

例4.8 边沿JK 触发器FF0和FF1的连接如图4.8所示,设两个触发器的初始状态都是0状态,试确定输出端1Q 、0Q 的波形,并写出这些波形所表示的二进制序列。

图4.8解:根据边沿JK 触发器的特点,可得到1Q 、0Q 的波形如图A4.8所示。

若将1Q 、0Q 的时序进行排列,即为00,01,10,11,分别对应于0,1,2,3。

可见,这个二进制序列每4个时钟脉冲重复一次,然后返回0重新开始此序列,此序列相当于对时钟脉冲进行了计数。

图A4.8知识点:各类触发器工作状态判断。

例4.9 电路如图4.9所示。

能实现 n n Q Q =+1的电路是哪一种电路。

图4.9 解: 对(a)电路,只有当A=1时才是计数型触发器;而(b)电路是T 触发器,只有当T=1时,才是计数触发器;(c)可以实现计数即n n Q Q =+1,(d)电路也不可能是计数式触发器。

所以实现n n Q Q =+1功能的电路是(c)。

9例4.10 电路如图4.10所示,A Q Q n n +=+1的电路是哪 一些电路。

图4.10解:对(a)电路,因为是D 触发器,所以有n n Q A D Q ⋅==+1对(b)电路,因为是RS 触发器,所以有n n n n n Q A Q A Q Q R S Q +=+⋅=+=+1 对(c)电路,因为是T 触发器, n n n n n n n n Q A Q Q A Q Q A Q T Q T Q ⋅=⋅⋅+⋅⋅=+=+1 对(d)电路,因为是JK 触发器, n n n n n n n Q A Q A Q Q Q K Q J Q +=⋅+=⋅+⋅=+1 因此,能实现A Q Q n n +=+1的电路是(b )和(d )两个电路。

知识点:复位端的作用。

例4.11 由下降沿JK 触发器组成的电路及其CP 、J 端输入波形如图4.11 所示,试画出Q 端的波形(设初态为0)。

图4.11 解:该题的复位端由CP 和Q 的与非实现,所以应该十分注意复位端的作用。

波形图为:四、自我测试题(共100分)(一)不定项选择题。

(本大题共10题,每题1分,共10分)1.N 个触发器可以构成能寄存 位二进制数码的寄存器。

A.N-1B.NC.N+1D.2N2.一个触发器可记录一位二进制代码,它有 个稳态。

A.0B.1C.2D.33.对于T 触发器,若原态Qn=0,欲使新态Qn+1=1,应使输入T= 。

A.0 B.1 C.Q D.Q4.对于D 触发器,欲使Qn+1=Qn ,应使输入D= 。

A.0 B.1 C.Q D.Q5.对于JK 触发器,若J=K ,则可完成 触发器的逻辑功能。

A.RSB.DC.TD.T ˊ6.欲使JK 触发器按Qn+1=Qn 工作,可使JK 触发器的输入端 。

A.J=K=0 B.J=Q,K=Q C.J=Q ,K=Q D.J=Q,K=07.欲使D 触发器按Qn+1=Q n 工作,应使输入D= 。

A.0 B.1 C.Q D.Q8.描述触发器的逻辑功能的方法有 。

A.状态转换真值表B.特性方程C.状态转换图D.状态转换卡诺图9.为实现将JK 触发器转换为D 触发器,应使 。

A.J=D,K=D B. K=D,J=D C.J=K=D D.J=K=D10.下列触发器中,没有约束条件的是 。

A.基本RS 触发器B.主从RS 触发器C.同步RS 触发器D.边沿D 触发器(二) 、判断题(正确打√,错误的打×。

本大题共6题,每题1分,共6分) 1. D 触发器的特性方程为1n Q D +=,与n Q 无关,所以它没有记忆功能。

( ) 2. RS 触发器的约束条件RS=0表示不允许出现R=S=1的输入。

( )3. 同步触发器存在空翻现象,而边沿触发器和主从触发器克服了空翻。

( ) 4. 主从JK 触发器、边沿JK 触发器和同步JK 触发器的逻辑功能完全相同。

( ) 5. 由两个TTL 或非门构成的基本RS 触发器,当R=S=0时,触发器的状态为不定。

6. 对边沿JK 触发器,在CP 为高电平期间,当J=K=1时,状态会翻转一次。

( )(三)、填空题。

(本大题共12 空,每空2分,共24 分)1.触发器有 个稳态,存储8位二进制信息要 个触发器。

2.一个基本RS 触发器在正常工作时,它的约束条件是+S =1,则它不允许输入 S = 且R = 的信号。

3.触发器有两个互补的输出端Q 、Q ,定义触发器的1状态为 ,0状态为 ,可见触发器的状态指的是 端的状态。

4.一个基本RS 触发器在正常工作时,不允许输入R=S=1的信号,因此它的约束条件是 。

5.在一个CP 脉冲作用下,引起触发器两次或多次翻转的现象称为触发器的 ,触发方式为 式或 式的触发器不会出现这种现象。

6.TTL 集成JK 触发器正常工作时,其d R 和d S 端应接 电平。

(四)、分析题。

(本大题共6题,每题10分)1. 画出图P4.1所示由与非门组成的基本RS 触发器输出端Q 、Q 的电压波形,输入端S 、R 的电压波形如图中所示。

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