第4章 触发器汇总
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第四章 触发器
CP Q
SD
Q
RD
RD S R
干扰信号
1S C1 1R S CP R
Q
跳变
4-2-3. 主从触发器
主从RS RS触发器 一 . 主从RS触发器 1．电路结构
由两级同步RS触发器串联 由两级同步RS触发器串联 RS 组成。 组成。 G1～G4组成从触发器， 组成从触发器，
Q' Q' & G6 1 G9 从 触 发 器 Q Q
G1 &
&
G2
G3 &
&
G4
CP'
组成主触发器。 G5～G8组成主触发器。
CP 与CP’互补，使两个触 互补， 互补
发器工作在两个不同的时 区内。 区内。
主 G5 & 触 发 器 G7 &
&
G8
R
CP
S
主从触发器的触发翻转分为两个节拍： 主从触发器的触发翻转分为两个节拍：
2．工作原理
01
从 触 发 器 Q Q0 1 G2
CP'
0 Q'
主 G5 & 触 1 发 器 G7 & &
1' Q 1
&
0
S
G9
功能表
R Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 × × 功能 保持 置0 0 0 0 0 0 1 0 1 1 1 0 0
G6 1
0
G8
置1
0
R CP
1
S
1
1 1 1 1
不定
CP
G7、 G3、 G7、G8 G3、G4 封 锁
数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
网络数据库第4章触发器.ppt
[ { AND | OR } UPDATE ( column ) ...] } ]
SQL 语句
创建触发器注意事项
WITH ENCRYPTION：加密，不看看到原来的SQL脚本 FOR 或AFTER类型【后触发】：所有SQL语句都执行完且
执行成功的情况下才能执行触发器。可以在同一种操作上建 立多个触发器； INSTEAD OF类型【替代触发】：仅执行触发器本身，而不 执行引起触发操作的SQL语句。在同一种操作上只能建立一 个触发器。 在一个表上可以建立多个名称不同、类型各异的触发器，每 个触发器可由所有三个操作来引发。 大部分Transact-SQL语句都可用在触发器中，但所有的建立 和更改数据库以及数据库对象的语句、所有的DROP语句都 不允许在触发器中使用。 在触发器定义中，可以使用IF UPDATE子句来测试在 INSERT和UPDATE语句中是否对指定字段有影响。 通常不在触发器中返回任何结果。 在触发器中可使用特殊的二个表：INSERTED、DELETED
8.1 创建触发器
CREATE TRIGGER 触发器名称 ON {表名 | 视图名} [ WITH ENCRYPTION ] { FOR | AFTER | INSTEAD OF } { [ INSERT ] [ , ]
[ DELETE ] [ , ] [UPDATE ] } AS [ { IF UPDATE ( column )
UPDATE 或 DELETE）允许采取多个不同的 对策以响应同一个修改语句。
触发器创建时包含的4个核心要素
指定触发器的名称。 指出触发器所作用的表。 指出引发触发器的操作： INSERT、
UPDATE 或 DELETE多个或者其中的一个。 编写SQL语句，实现触发器中腰完成的工作。
SQL 语句
创建触发器注意事项
WITH ENCRYPTION：加密，不看看到原来的SQL脚本 FOR 或AFTER类型【后触发】：所有SQL语句都执行完且
执行成功的情况下才能执行触发器。可以在同一种操作上建 立多个触发器； INSTEAD OF类型【替代触发】：仅执行触发器本身，而不 执行引起触发操作的SQL语句。在同一种操作上只能建立一 个触发器。 在一个表上可以建立多个名称不同、类型各异的触发器，每 个触发器可由所有三个操作来引发。 大部分Transact-SQL语句都可用在触发器中，但所有的建立 和更改数据库以及数据库对象的语句、所有的DROP语句都 不允许在触发器中使用。 在触发器定义中，可以使用IF UPDATE子句来测试在 INSERT和UPDATE语句中是否对指定字段有影响。 通常不在触发器中返回任何结果。 在触发器中可使用特殊的二个表：INSERTED、DELETED
8.1 创建触发器
CREATE TRIGGER 触发器名称 ON {表名 | 视图名} [ WITH ENCRYPTION ] { FOR | AFTER | INSTEAD OF } { [ INSERT ] [ , ]
[ DELETE ] [ , ] [UPDATE ] } AS [ { IF UPDATE ( column )
UPDATE 或 DELETE）允许采取多个不同的 对策以响应同一个修改语句。
触发器创建时包含的4个核心要素
指定触发器的名称。 指出触发器所作用的表。 指出引发触发器的操作： INSERT、
UPDATE 或 DELETE多个或者其中的一个。 编写SQL语句，实现触发器中腰完成的工作。
触发器专业知识课件
VCC
S S 1S CP C1 R 1R RD R
CP Q RD QR
S
解：
Q 原态未知
EXIT
同步 D 触发器
1．电路构造及逻辑符号
集成触发器
2．逻辑功能分析及描述
EXIT
集成触发器
5.同步触发器空翻现象
CP
O S
O
R
bc
gh
Oa Q
f de
O
动作特点： t 在CP＝1旳全部时间里，S或
R旳变化都能引起触发器输出 端状态旳变化。 t
在判断主从 F 次态时必须注意：
只有在CP=1旳全部时间里，输入不变，才干根据
CP 前一时刻旳输入来判断次态。
不然，必须考虑CP=1期间输入旳全部变化，才干
拟定次态。
S
G8
&
G6
&
Q’
G4
&
G2
&
Q
CP
R&
G7
& Q’ &
G5
1
G3
主触发器 G9
&
Q
G1
从触发器
EXIT
集成触发器
（二）主从JK触发器（为了清除约束条件）
2. 有约束条件。
EXIT
集成触发器
二、同步触发器 Synchronous Flip - Flop
实际工作中，触发器旳工作状态不但要由触发输入 信号决定，而且要求按照一定旳节拍工作。为此，需要 增长一种时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定旳矩形脉冲。
具有时钟脉冲控制旳触发器称为时钟触发器， 又称钟控触发器。
第4章 触发器
第4章触发器教学目标●熟悉基本触发器的组成和功能●掌握基本RS触发器、同步RS触发器、边沿D和JK触发器功能●熟练掌握各种不同逻辑功能触发器之间的相互转换数字系统中除采用逻辑门外，还常用到另一类具有记忆功能的电路--触发器，它具有存储二进制信息的功能，是组成时序逻辑电路基本储存单元。
每个触发器能够记忆一位二进制数“0”或“1”。
4.1概述触发器是一种典型的具有双稳态暂时存储功能的器件。
在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。
为此需要使用具有记忆功能的基本逻辑单元。
能存储1位二进制的基本单元电路称为触发器。
4.2基本RS触发器4.2.1电路组成基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。
它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。
（a）逻辑图（b）逻辑符号（c）逻辑符号图4.1 基本RS触发器4.2.2 功能分析触发器有两个稳定状态。
nQ 为触发器的原状态（初态），即触发信号输入前的状态；1n Q+为触发器的现态（次态），即触发信号输入后的状态。
其功能用状态表、特征方程式、逻辑符号图以及状态转换图、波形图描述。
1. 状态表如图4.1（a ）可知: Q S Qn ⋅=+1，n n Q R Q ⋅=+1从表4.1中可知：该触发器有置“0”、置“1”功能。
R 与S 均为低电平有效，可使触发器的输出状态转换为相应的0或1。
RS 触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。
当R 、S 均为低电平时有两种情况：当R=S=0，Q = Q =1，违犯了互补关系；当RS 由00同时变为11时，则Q （Q )输出不能确定。
表4.1 状态表2. 特性方程根据表4.1画出卡诺图如图4.2所示，化简得： n n RQ S Q+=+1（4-1）1=+S R （约束条件）图4.2 卡诺图3. 状态转换图如图4.3所示，图中圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注表示状态转换的条件。
数字电路触发器
1. 基本构造
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
(数字电子技术)第4章触发器
2
触发器逻辑功能的转换可以通过组合逻辑门电路 实现，也可以通过查找表的方式实现。
3
在转换过程中，需要考虑触发器的特性、输入和 输出信号的逻辑关系以及时序关系等因素。
触发器的参数设计
触发器的参数设计包括工作频 率、功耗、延迟时间等，需要 根据实际需求进行选择和优化。
工作频率决定了触发器的响 应速度，功耗决定了触发器 的能耗大小，延迟时间决定
锁存器
触发器可以组成锁存器，用于暂时存储数据。在控制信号 的作用下，锁存器可以将输入的数据存储在相应的触发器 中，并在需要时将数据输出。
寄存器阵列
触发器可以组成寄存器阵列，用于实现多位数据的存储和 操作。通过控制时钟信号和控制信号的逻辑关系，可以实 现多位数据的并行输入、输出和操作。
04
触发器的设计
实际应用中的问题与解决方案
延迟时间
触发器的输出信号在时钟边沿发生后会有一定的延迟时间，这是由于电路中元件的物理特 性和信号传播速度所限。为了减小延迟时间，可以采用更快的硬件材料和优化电路设计。
功耗问题
触发器在工作中会产生一定的功耗，特别是在大规模集成电路中，功耗问题更加突出。可 以通过优化电路设计和采用低功耗元件来降低功耗。
基本逻辑门电路的设计
01
逻辑门电路是构成触发器的基本单元，常见的有与门、或门、 非门等。
02
设计基本逻辑门电路时，需要考虑输入和输出的逻辑关系、门
的延迟时间以及门的功耗等参数。
逻辑门电路的设计需要遵循一定的设计规则和标准，以确保其
03
正确性和可靠性。
触发器逻辑功能的转换
1
触发器有多种逻辑功能，如RS、D、JK等，可以 根据实际需求选择合适的逻辑功能。
(数字电子技术)第4章 触发器
第4章 触发器
4.2
同步触发器
4.2.1 同步RS触发器
一、电路组成及工作原理 1.电路组成及逻辑符号 （1）电路组成：如仿真图4.2.1(a)所示。 （2）逻辑符号：如仿真图4.2.1(b)所示。 2.工作原理 （1）特性表：如仿真图4.2.1所示。 （2）特性方程：Qn+1=S+R’Qn RS=0 CP=1期间 有效。 二、主要特点 1.时钟电平控制 2.R、S之间有约束
本
章
小
结ቤተ መጻሕፍቲ ባይዱ
一、基本触发器：把两个与非门或者或非门交叉 连接起来，便构成了基本触发器。 二、同步触发器：在基本触发器基础上，增加两 个控制门和一个控制信号，便构成同步触发器。 三、边沿触发器：把两个同步D触发器级联起来， 便可构成边沿D触发器，再加改进就可得到边沿JK 触发器。 四、边沿触发器逻辑功能分类 五、触发器逻辑功能表示方法及转换 六、触发器的电气特性
4.1 基本触发器 4.1.1 用与非门组成的基本触发器
一、电路组成及逻辑符号 如仿真图4.1.1所示。 1.电路组成：如仿真图4.1.1(a)所示。 2.逻辑符号：如仿真图4.1.1(b)所示。 二、工作原理 1.电路有两个稳定状态 电路无输入信号即R’=S’=1时，有两个稳定状态。 （1）0状态：把Q=0、Q’=1的状态定义为0状态。 （2）1状态：把Q=1、Q’=0的状态定义为1状态。
二、集成边沿JK触发器
1.CMOS边沿JK触发器CC4027 （1）逻辑符号与引出端功能图：如仿真图4.3.6 所示。 （2）特性表：如仿真图4.3.6所示。 2.TTL边沿JK触发器74LS112 （1）逻辑符号与引出端功能图：如仿真图4.3.7 所示。 （2）特性表：如仿真图4.3.7所示。
三、主要特点
数字电路(第四章触发器)
13
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
数字电路与逻辑设计第4章触发器(Flip Flop)
第4章 触发器（Flip Flop）
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
QQ
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
数字电子技术 第四章 锁存器和触发器
4.2 锁存器
锁存器（Latch）是一种对脉冲电平敏感的存储单元 电路，可以在特定输入脉冲电平作用下改变状态。
锁存，就是把信号暂存以维持某种电平状态。锁存器最主要 作用是缓存，不仅可以解决高速的控制器与慢速的外设不同 步、驱动异常等问题，还可以解决一个I/O口既能输出也能 输入的问题。
锁存器是利用电平控制数据的输入，它包括不带使 源自控制的锁存器和带使能控制的锁存器。
0 状态
1 状态
具有0、1两种逻辑状态，一旦进入其中一种状态，就能 长期保持不变的单元电路，称为双稳态存储电路，简称 双稳态电路。
4.1 基本双稳态电路
缺点： 在接通电源后，随机进入0状态或1状态，由于没有 控制电路，所以无法在运行中改变和控制它的状态， 从而不能作为存储电路使用。 但是，该电路是各种锁存器、触发器等存储单元的 基础。
第四章 锁存器和触发器
第4章 锁存器和触发器
4.1 基本双稳态电路 4.2 锁存器 4.3 触发器
第4章 锁存器和触发器
教学基本要求
1、熟练掌握锁存器的工作特征、逻辑功能 2、熟练掌握触发器的工作特征、逻辑功能 3、熟练掌握触发器逻辑电路的分析和应用
4.1 基本双稳态电路
G1 Q
Q G2
4.1 基本双稳态电路
4.3 触发器
4.3.1 RS触发器
4.3 触发器
4.3.1 RS触发器
A
SS
Q
C
B
RR
Q
CP
4.3 触发器
4.3.1 RS触发器
A
SS
Q
C
B
RR
Q
CP
代入可得：
CP A (a) B
S R (b) Q
第4章 触发器(4h)
数字电子技术
4
1、双稳态存储单元电路及RS触发器
三、基本RS触发器
1、基本RS触发器的电路结构：
Q G1 SD G2
Q
电路符号
Q S RD SD
Q R RD
结构特点： 1)由两与非门通过反馈相互连接； 2) 能接收RD和SD两个驱动 输入；3) 根据对两个驱动输入的敏感，来决定触发器状态的是否转移和 如何转移。
从触发器 从触发器
Q
Q
Q
Q
Q
“ ”表下降沿触发，
1S C1 1R
CP 1
G4 &
1S C1 1R
CP Q′
否则是上升沿触发
S′
Q′
R′
Q′
主触发器
S CP
R
(c )逻辑符号
1 G9
主 触发器
1S C1 1R
( a) 逻辑电路
( b) 简化画法
说明：(1)由主、从两个同步RS触发 器串接而成；(2)以从RS触发器的状 态作为整个触发器的状态；(3) 主、 从两个同步RS使用互补的时钟，并 据此决定了其对CP的触发方式。
数字电子技术
5
1、双稳态存储单SD = 0, R D =1: 无论Q n如何, 都有Q n+1 =1, Q 2) SD =1, R D = 0: 无论Q 如何, 都有Q
n n+1 n+1
n+1
= 0; =1;
n n+1 n+1
= 0, Q
n+1
3) SD =1, R D =1: 若Q =0,则Q
说明： Q (1) 增加了时钟脉冲CP输 Q 图形符号 入和输入控制门G3、G4， 基本 使得触发器具有了同步能 G1 RS G2 力，在系统中能与其它部 Q Q 件协调工作。 SD RD (2)SD和RD(低电平有效)不 Q3 Q4 受CP控制，称为异步置1 G4 和置0端，而S和R 对触发 输入控 G3 制门 SD S CPR RD 器状态的影响(高电平有效) 受CP的控制，称为同步置 S R CP 1和置0端。 (3) 增设异步输入,目的在于方便预先设置触发器的初始状态，但须注意，预置好触发 器的初始状态后应使SD=RD=1。
4
1、双稳态存储单元电路及RS触发器
三、基本RS触发器
1、基本RS触发器的电路结构：
Q G1 SD G2
Q
电路符号
Q S RD SD
Q R RD
结构特点： 1)由两与非门通过反馈相互连接； 2) 能接收RD和SD两个驱动 输入；3) 根据对两个驱动输入的敏感，来决定触发器状态的是否转移和 如何转移。
从触发器 从触发器
Q
Q
Q
Q
Q
“ ”表下降沿触发，
1S C1 1R
CP 1
G4 &
1S C1 1R
CP Q′
否则是上升沿触发
S′
Q′
R′
Q′
主触发器
S CP
R
(c )逻辑符号
1 G9
主 触发器
1S C1 1R
( a) 逻辑电路
( b) 简化画法
说明：(1)由主、从两个同步RS触发 器串接而成；(2)以从RS触发器的状 态作为整个触发器的状态；(3) 主、 从两个同步RS使用互补的时钟，并 据此决定了其对CP的触发方式。
数字电子技术
5
1、双稳态存储单SD = 0, R D =1: 无论Q n如何, 都有Q n+1 =1, Q 2) SD =1, R D = 0: 无论Q 如何, 都有Q
n n+1 n+1
n+1
= 0; =1;
n n+1 n+1
= 0, Q
n+1
3) SD =1, R D =1: 若Q =0,则Q
说明： Q (1) 增加了时钟脉冲CP输 Q 图形符号 入和输入控制门G3、G4， 基本 使得触发器具有了同步能 G1 RS G2 力，在系统中能与其它部 Q Q 件协调工作。 SD RD (2)SD和RD(低电平有效)不 Q3 Q4 受CP控制，称为异步置1 G4 和置0端，而S和R 对触发 输入控 G3 制门 SD S CPR RD 器状态的影响(高电平有效) 受CP的控制，称为同步置 S R CP 1和置0端。 (3) 增设异步输入,目的在于方便预先设置触发器的初始状态，但须注意，预置好触发 器的初始状态后应使SD=RD=1。
数字逻辑电路第4章触发器PPT课件
.
35
三、主从型触发器 1.主从RS触发器
下降沿 触发
第4章 4.2
CP上升沿到来主触发 器接收信号，从触发
器保持原态。
延迟输出
CP下降沿到来主触
发器被封锁，从触
发器接收主触发器
.
信号。
36
主从型触发器的动 作特点：
（触发器分两步动作） 当CP=1时，输入信号 进入主触发器，从触 发器CP=0被封锁； 当CP=0时，主触发器 被封锁，从触发器 CP=1被开启。
基本RS触发器亦称之为置位、复位触发器。
.
18
用或非门构成的基本RS触发器
第4章 4.2
输入高电 平有效
.
19
第4章 4.2
用或非门构成的基本RS触发器
特性表
用与非门构成的基本RS触发器
特性表
SD RD Qn Qn+1
000
001
1 01 1 00 010 011 110 111
0 保持 1
1 置‘1’
第四章 触发器
第4章目录
4.1 基本触发器
4.2 同步触发器 4.3 主从触发器 4.4 边沿触发器 4.5 时钟触发器的功能分类和转换
4.6 触发器的逻辑功能表示方法及转换
.
1
概述
和门电路一样，触发器也是构成各种复杂数字系 统的基本逻辑单元。触发器的基本逻辑功能是可以保 存1位二进制信息。
触发器具有什么功能 ?
特性方程: Qn+1=J Qn + K Qn
.
53
3. T 触发器与T 触发器
第4章 4.3
(1) T 触发器
把JK触发器的J、K端接在一起可构成T触发器。（一 般无专门定型产品）
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电 路 组 成 和 逻 辑 符 号
2020/10/5
信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，
Q
Q
Q
Q
&
&
S
R
S
R
S
R
(a) 逻辑图
(b) 逻辑符号
信号输入端，低电平有效。
数字逻辑
5
Q 10
01 Q
RS
Q
11
不变
&
&
S1
1R
① R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
逻辑功能描述：功能真值表，激励表，状态图，特 性方程。
2020/10/5
数字逻辑
16
Q
G1 &
S
G3 &
4.2.1 SR触发器
同步式触发方式
Q
& G2
R
& G4
Q
Q
Q
数字逻辑
9
特性表（真值表）
态现 ，态 也： 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
11 0 11 1
Q n1
不用 不用
0 0 1 1
0 1
功能
不允许
Q n1 0
置0
Q n1 1
置1
Q n1 Q n
2020/10/5
数字逻辑
14
集成基本RS触发器
2S
VCC 4S 4R 4Q 3SA 3SB 3R 3Q
VDD 4S 4R 1Q 2R 2S 3Q 2Q
16 15 14 13 12 11 10 9 74LS279
12345678
16 15 14 13 12 11 10 9 CC4044
12345678
第4章 触发器
4.1 触发器的性质与分类
4.2 时钟触发器的逻辑功能
4.3 时钟触发器的结构形式及触发方式
4.4 触发器的逻辑功能的转换
4.5 触发器的时间参数
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数字逻辑
1
触发器：双稳态触发器的简称； 具有记忆功能的最小的逻辑单元； 一种基本的时序逻辑电路。
时序逻辑电路： 电路某一时刻的输出不仅取 决于此时刻输入，还与过去 的状态有关。当输入撤消后， 电路的状态不变。
2020/10/5
数字逻辑
2
4.1 触发器的性质与分类
4.1.1 触发器的基本性质 4.1.2 基本触发器 4.1.3 基本触发器的应用
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数字逻辑
3
每个触发器都有两个互反的输出端，具有两 个性质：。
“双稳态”：0状态和1状态；没有外界信 号作用时，触发器维持原来的稳定状态不 变。
保持
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数字逻辑
的次 新态 的： 稳触 定发 状器 态接 。收
输 入 信 号 之 后 所 处
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次态Qn+1的卡诺图
Hale Waihona Puke RSQn00 01 11 10
0× 0
0
1
1× 0
1
1
特性方程
Qn1 (S ) RQn S RQn
R S 1
约束条件
触发器的特性方程就是触发器次态Qn+1
若 RS＝01，触发器就会翻转成为0状态。
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数字逻辑
12
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q
Q 置1 保持 置1 置0 置1
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数字逻辑
不 允
不 确
置1
许定
13
基本RS触发器的特点
（1）触发器的次态不仅与输入信号状态有关，而且与触 发器的现态有关。
（2）电路具有两个稳定状态，在无外来触发信号作用时， 电路将保持原状态不变。
（3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系， 即有约束条件。
在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。
1R 1SA 1SB 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
4Q NC 1S 1R EN 1R 1S VSS
(b) CC4044 的引脚图
1S
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EN＝1时工作
EN＝0时禁止
数字逻辑
15
4.2 时钟触发器的逻辑功能
具有时钟输入端CP的触发器称为时钟触发器。 具有时钟输入的时钟触发器状态的改变不仅决定于 数据输入信号，还决定于时钟脉冲信号CP（中央控制器 的时序控制信号协调）。 1.何种逻辑功能。（SR型，D型，JK型，T型） 2.何种结构，何种触发方式。（同步式触发器，维 持阻塞触发器，边沿触发器，主从触发器） 几个术语：时钟输入端CP，数据输入端，初态，次 态。
在一定外界信号作用下，它可以从一个稳 定状态反转到另一个稳定状态。
“稳定”状态：指没有外界信号作用时，触 发器电路中的电流和电压均维持恒定的数 值。
所以，触发器可以记忆1位二值信号。从结构 形式来分，触发器可分为基本触发器和时钟 触发器。
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数字逻辑
4
基本RS触发器——由与非门构成的基本触发器
与输入及现态Qn之间的逻辑关系式
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数字逻辑
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状态图
描述触发器的状态转换关系及转换条件的图形称为状态图 10/
×1/
0
1
1×/
01/ ①当触发器处在0状态，即Qn=0时，若输入信号 RS＝01或 11，触发器仍为0状态；
若 RS＝10，触发器就会翻转成为1状态。
②当触发器处在1状态，即Qn=1时，若输入信号 RS＝10或 11，触发器仍为1状态；
7
Q1
0Q
RS
Q
11
不变
&
&
10
1
01
0
S0
1R
③R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再 由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将 变成1状态，这种情况称将触发器置1或置位。S端称为触发器 的置1端或置位端。
2020/10/5
数字逻辑
8
？ Q 1
1Q
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数字逻辑
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工作原理
Q
0
Q
1
RS
Q
11
不变
&
&
10
1
S1
0R
②R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；
再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都
将变成0状态，这种情况称将触发器置0或复位。R端称为触发
器的置0端或复位端。
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数字逻辑
&
&
S0
0R
RS 11 10 01 00
Q 不变
1 0 不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
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