第1次Quartus设计流程

合集下载

quartus主程序与子程序使用方法

Quartus是一款FPGA（现场可编程门阵列）设计软件，它提供了主程序和子程序的使用方法。

主程序是Quartus程序的主入口，通常包含在main函数中。

主程序负责调用子程序，并控制程序的执行流程。

子程序是Quartus程序中的辅助函数或模块，它们被定义在主程序之外，并在需要时被调用。

子程序可以包含一些重复的代码，或者一些需要被多次使用的功能。

以下是使用Quartus主程序和子程序的一般步骤：
1. 创建主程序：在Quartus中创建一个新的项目，并在该项目中创建一个新的源文件（如.v或.verilog文件）。

在源文件中编写主程序的代码，包括对子程序的调用。

2. 创建子程序：在Quartus中创建一个新的源文件，并在其中定义子程序的代码。

子程序可以包含一些重复的代码或功能，例如处理数字、控制硬件等。

3. 编译和仿真：使用Quartus的编译器将源文件编译成可执行文件。

然后，使用Quartus的仿真工具对程序进行仿真，以确保程序的正确性。

4. 在FPGA上实现：将可执行文件下载到FPGA上，并使用Quartus
的配置工具对FPGA进行配置。

需要注意的是，使用Quartus主程序和子程序的具体方法可能因项目需求和硬件平台而有所不同。

因此，在使用Quartus时，建议参考相关文档和教程，以确保正确使用主程序和子程序。

图解Quartus的使用方法

Quartus的使用方法——从建工程到电路板下载全过程以模4计数器为例：1）打开Quartus，界面如下：2）创建工程，点击File—>New Project Wizard跳过第一个默认的界面，直接进入第二个：注意工程文件名与顶层实体名相同，这在写VHD文件时尤其要注意，在定义entity时名字必须与工程名一致，否则会报错。

下一步需要向工程里添加文件和库，我们现在不需要，暂时直接跳过。

3）选择器件这个器件的选择不能臆想，其实仔细看电板上的芯片就可以看到相应的型号。

一定要根据实际情况选择，否则仿真时会出现问题。

当然如果创建工程时没有选择也没有关系，到时候可以在device里面选择或者更改。

下一步基本上也是默认，直接next。

4）信息确认点击finish即可创建工程，如果发现信息需要修改，可以点击back。

5）创建设计文件点击File—>New，选择Block Diagram/Schematic File，单击OK。

弹出空白的编辑界面6）在空白处双击，在弹出的原件对话框中的Name里直接输入74161，或者可以根据上面的library属性图一级级的查找。

如果熟悉的话还是直接输入器件名称快。

单击OK，或者直接输入enter即可选中原件，然后在适当位置单击鼠标即可安置原件。

7）连接好的电路图如下注意这里有一个命名技巧：注意到右上角的输出线比其他线要粗，这是Bus line表示单向总线，而一般的细线叫Line。

选中该output，单击右键，在properties中的General中根据提示命名，比如这里的q[1..0]。

表明有两根线分别是q[0]和q[1]。

当然需指定这个总线在电路中是哪几根线，上图中是指从74161到与非门的输出线，所以要分别选中，并为之赋予相应的名字。

如果省略这一步，将会提示该q[1..0]没有指定，编译都不通过。

8）保存文件File—>save，注意文件名与工程名要相同，即不改变默认名即可。

使用quartus设计数字电路系统的流程

使用Quartus设计数字电路系统的流程1. 准备工作在开始使用Quartus设计数字电路系统之前，需要进行一些准备工作：•安装Quartus软件：根据你的操作系统下载并安装Quartus软件。

Quartus支持Windows和Linux操作系统，并提供30天的免费试用期。

•获取开发板：选择一块兼容Quartus的开发板，例如Altera提供的Cyclone系列开发板。

•了解基本概念：熟悉数字电路设计的基本概念，如逻辑门、触发器、计数器等。

2. 创建工程在Quartus中创建一个新的工程以开始数字电路设计：1.启动Quartus软件。

2.打开“File”菜单，选择“New Project Wizard”。

3.在弹出的对话框中，选择工程名称和存储位置。

4.选择目标设备类型和型号，并确认。

5.选择设计文件的类型，可以选择使用VHDL或Verilog进行设计。

6.添加设计文件到工程中。

3. 设计电路在Quartus中设计数字电路系统有两种主要的方法：使用逻辑图或硬件描述语言（VHDL或Verilog）。

3.1 使用逻辑图1.打开“Tools”菜单，选择“Block Diagram/Schematic File”。

2.在弹出的对话框中，选择使用排版编辑器或图形编辑器进行设计。

3.使用逻辑图元件工具，如逻辑门、触发器等，拖放到设计区域。

4.连接逻辑图元件并设置其属性和功能。

5.保存设计并编译。

3.2 使用VHDL或Verilog1.打开“File”菜单，选择“New”，再选择“Design Files”。

2.在弹出的对话框中，选择使用VHDL或Verilog进行设计。

3.在代码编辑器中编写设计代码。

4.保存设计文件并编译。

4. 仿真在Quartus中进行仿真可以验证设计的正确性以及进行性能评估。

1.打开“Tools”菜单，选择“RTL Simulation”。

2.在弹出的对话框中，选择仿真工具和仿真文件。

Quartus使用的简易流程

Quartus使用的简易流程简介Quartus是一种集成电路设计工具，广泛应用于数字电路和逻辑设计。

本文将介绍Quartus的使用流程，包括安装、项目创建、设计与仿真、编译、下载与调试等步骤。

安装1.下载Quartus软件包并解压缩。

2.运行安装程序，并按照提示完成安装过程。

项目创建1.打开Quartus软件。

2.在欢迎界面点击“New Project”创建新项目。

3.设置项目名称和存放位置。

4.选择适当的目标设备和波特率设置。

5.点击“Next”进入下一步。

6.添加需要的源文件和约束文件。

7.点击“Finish”完成项目创建。

设计与仿真1.双击项目中的设计文件以打开编辑器。

2.使用编辑器进行设计与编码。

3.选择合适的仿真工具，如ModelSim。

4.配置仿真工具的设置。

5.运行仿真，检查设计的正确性。

编译1.点击“Compile Design”按钮开始编译设计。

2.等待编译完成。

下载与调试1.连接开发板或FPGA设备到计算机。

2.点击“Assignments”菜单，选择“Device”。

3.配置下载设置，包括设备和下载文件。

4.点击“Start”按钮开始下载。

5.下载完成后，进行调试和验证设计功能。

总结本文介绍了Quartus使用的简易流程，包括安装、项目创建、设计与仿真、编译、下载与调试等步骤。

希望通过这些简要的步骤能够帮助您更好地使用Quartus 进行集成电路设计。

如果您有其他疑问，请参考Quartus的官方文档或寻求相关的帮助。

quartus教程

Quartus 简明教程以设计一个简单的LED7段译码器为例介绍使用Quartus设计的全过程。

Step1 ：打开quartus，显示窗口如图1所示：ProjectNavigatorMessage Widow图1 quarts启动后的显示界面Step2: 新建工程：Quartus设计都是以工程为单位的，也就是说每一个设计必须包含在某一个工程中。

（1）点击File菜单”New Project Wizard…”菜单项（图2），启动项目向导(图3)。

图2 New Project 选项图3 项目向导第一个窗口在图3中点击Next，出现图4所示的窗口，要求设置项目路径、顶层设计文件的名称。

设计中最好保持project 的名字和顶层文件名相一致，这里我们在project name（第二个编辑框）中输入需要设计的bin27seg（图5）。

点击Next，出现图6所示窗口，在这里可以添加我们已经设计好的文件。

假设我们现在还没有.vhd设计文件，掠过此步，直接点击Next。

项目路径项目名称顶层设计实体名图4 项目基本信息设置图5 项目名称填写图6 添加已有文件图7 第三方eda工具选择Array注意题目图8图9图10图11图12图13 图14图15在bin27seg.vhd 文件中输入代码(代码附后)图16图18图19Bin27seg的rtl级电路图20图21图22 编译全过程图23图设计的另一部分就是验证自己的设计功能是否正确。

这里我们采用激励的方式，给定输入波形，观察输出是否正确。

（注这步也非必须，如果对自己的设计有充足的信心：）不过建议大家稍微大些的设计一定要做仿真）选择File 菜单->new…，在other files 表签页，选择vector waveform file （波形文件），点OK ，如图25所示，将其保存，如图26,注意文件名和要仿真的实体名保持一致波形文件图25图26图27现在要作的是把设计中的输入和输出管脚引进波形文件。

实验一_QuartusII的使用

实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。

本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。

一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。

在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。

点击"Next"进入下一步。

2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。

IP核是现成的、可重用的模块，可以简化设计。

根据自己的需求进行选择，点击"Next"。

3.在第三步中，选择顶层设计文件的命名，并点击"Next"。

5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。

三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。

在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。

a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。

b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。

2.在设计完成后，可以使用编译按钮对设计进行编译。

编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。

四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。

在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。

实验一Quartus软件的基本操作

实验一：Quartus软件的基本操作
一、实验内容
1．熟悉Quartus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）
2．用逻辑图和VHDL语言设计一个异或门。

二、实验环境
PC机、Quartus
三、实验原理
异或门（英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中逻辑异或的逻辑门。

有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。

若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。

亦即，如果两个输入不同，则异或门输出高电平。

四、实验过程
1. 建立工程；
2. 画出逻辑图：
3.VHDL程序：数据流描述：
波形图：。

quartus实验报告

quartus实验报告Quartus实验报告引言：在现代电子领域中，数字电路设计是一个至关重要的环节。

为了更好地理解和掌握数字电路的设计和实现，本文将介绍使用Quartus软件进行数字电路实验的过程和结果。

一、实验目的数字电路设计是一门复杂而精密的学科，它涉及到逻辑门、时序电路等多个方面。

本实验的目的是通过使用Quartus软件，深入了解数字电路设计的基本原理和方法，并通过实际操作，掌握数字电路设计的过程和技巧。

二、实验过程1. Quartus软件介绍Quartus是一款由Intel公司开发的数字电路设计软件。

它提供了丰富的工具和功能，可以帮助工程师们设计和验证数字电路。

在本实验中，我们将使用Quartus进行数字电路的设计和仿真。

2. 实验准备在进行实验之前，我们需要准备一些必要的材料和工具。

首先，我们需要一台计算机，并在上面安装Quartus软件。

其次，我们需要一些基本的电子元件，如逻辑门、触发器等。

最后，我们还需要一些实验电路板和连接线。

3. 实验设计在实验设计阶段，我们需要根据实验要求，选择合适的数字电路，并进行设计。

在Quartus软件中，我们可以使用图形化界面进行电路设计，也可以使用硬件描述语言进行设计。

根据实验要求，我们选择了使用硬件描述语言进行设计。

4. 电路仿真在完成电路设计之后，我们需要对电路进行仿真，以验证其正确性和可行性。

在Quartus软件中，我们可以使用ModelSim仿真工具进行电路仿真。

通过仿真，我们可以观察电路的工作状态和输出结果，以判断电路设计是否满足要求。

5. 电路实现在经过仿真验证后，我们可以将电路实现到实验电路板上。

通过连接线将电路板与计算机连接起来，然后将设计好的电路下载到电路板中。

在实验过程中，我们需要注意电路的连接和布线，以确保电路能够正常工作。

三、实验结果通过使用Quartus软件进行实验，我们成功设计和实现了多个数字电路。

在仿真过程中，我们观察到电路的工作状态和输出结果与预期一致，证明了电路设计的正确性和可行性。

quartus 层次化设计详细步骤

quartus 层次化设计详细步骤Quartus层次化设计详细步骤引言：Quartus是一款由Intel公司开发的FPGA设计软件，它提供了一种层次化设计的方法，可以帮助设计工程师更有效地组织和管理复杂的FPGA设计。

本文将详细介绍Quartus层次化设计的步骤，以帮助读者更好地理解和应用这一设计方法。

一、创建顶层设计文件1. 打开Quartus软件，选择“File”菜单中的“New Project Wizard”选项。

2. 在弹出的对话框中，选择项目名称和存储位置，并点击“Next”。

3. 选择目标设备和EDA工具，并点击“Next”。

4. 添加设计文件，包括顶层设计文件和其他需要的子模块文件，并点击“Next”。

5. 设置项目设置，如时钟频率、编译选项等，并点击“Next”。

6. 确认项目设置后，点击“Finish”完成项目创建。

二、创建子模块设计文件1. 在顶层设计文件中，右键点击“Hierarchy”视图中的顶层设计文件，并选择“Create HDL Design File”选项。

2. 在弹出的对话框中，选择子模块的名称和存储位置，并点击“OK”。

3. 在创建的子模块设计文件中，编写子模块的功能描述。

三、创建子模块引用1. 在顶层设计文件中，右键点击“Hierarchy”视图中的顶层设计文件，并选择“Add/Remove Files in Project”选项。

2. 在弹出的对话框中，选择需要引用的子模块设计文件，并点击“OK”。

3. 在顶层设计文件中，通过实例化子模块来引用它们。

4. 在引用子模块时，可以设置子模块的端口连接和参数配置。

四、进行综合和布局布线1. 在Quartus软件的主界面中，点击“Processing”菜单，选择“Start Compilation”选项，进行综合。

2. 综合完成后，点击“Assignments”菜单，选择“Settings”选项，进行约束设置。

3. 在约束设置中，可以指定时钟频率、I/O管脚等。

quartus操作流程

一、建立工程file->new project wizard1、introduction2、存盘路径工程名称顶层实体名3、添加文件4、芯片选择器件类型ACEX1K器件EP1K30TC144-35、EDA仿真工具二VHDL文本建立file->new->VHDL file1、编写程序2、存盘file->save as3、编译置顶project->set as top level entity编译start compilation5、查看RTL三、仿真波形file->new-> other files->vector waveform file edit->insert node or bus->node finderfiler->pins:all->list-> “>>” ->ok->ok1、画仿真波形输入图存盘（存盘名和实体名保持一致）File—>save as2、仿真Tools—>simulator toolSimulation mode—>functional点击generate functional simulation netlist Simulation input 放入仿真波形点击start 运行report四、管脚绑定Assignments —>pins根据eda2000设定管脚存盘save编译start compliation五、编程下载Tools->programmer硬件驱动Hardware setup 选Byteblater mv Mode：passive serialStart六、eda2000软件设置模式存盘点击链接eda2000点击启动。

quartus 使用方法

quartus 使用方法使用 Quartus 软件的一般步骤如下：1. 新建工程：在 Quartus 软件中，选择 "File" -> "New Project"。

按照向导的指示，选择合适的芯片型号，并将项目名称和位置设置好。

在向导的最后一步，记得将 "Language" 从 "VHDL" 改为 "Verilog"，然后点击"Finish"。

2. 添加代码文件：在工程中，选择 "File" -> "New"，然后选择 "Verilog HDL File"。

在新建的 Verilog 文件中，可以编写代码。

编写完成后，保存文件，并点击工具栏中的 "Start Compilation" 按钮检查语法错误。

3. 新建 Testbench：选择 "Process" -> "Start Test Bench Template Writer"。

在弹出的对话框中，选择一个合适的模板，然后点击 "OK"。

在Testbench 中，可以编写测试代码，并使用 ModelSim 进行仿真。

4. 编译和下载：完成代码编写和测试后，需要重新编译整个工程。

编译完成后，可以在 "Output_files" 文件夹中找到一个 .sof 文件。

这个文件可以通过 JTAG 方式下载到 FPGA 运行。

将下载器连接 PC 和开发板，接通电源（注意要先插下载器的 JTAG 排线，然后再上电）。

打开下载界面，选择JTAG 模式，并找到下载文件。

点击 "Start" 按钮开始下载。

以上步骤仅供参考，具体操作可能会因软件版本和项目需求的不同而有所差异。

EDA实验quartus操作流程

3.1 应用 QuartusⅡ完成 LED 的驱动一、试验目的通过试验，是同学们能够逐步了解、生疏和把握FPGA 开发软件QuartusⅡ的使用方法及VHDL 语言的编程方法。

二、试验内容SmartSOPC 核心上有 8 个发光二极管LED1-LED8.在QuickSOPC 核心板上LED1-LED8 分别与 FPGA 芯片的第 50、53-55、176 和第47-49 引脚相连。

本试验的内容是建立可用把握LED 亮/灭的简洁硬件电路，要求点亮SmartSOPC 试验箱上的4个发光二极管〔LED1、LED3、LED5和LED7〕。

具体包括：（1）使用QuartusⅡ建立工程；（2）QuartusⅡ工程设计；（3）设置编译选项并编译硬件系统；（4）下载硬件设计到目标FPGA;（5）观看LED 状态。

三、试验原理FPGA 器件同单片机一样，为用户供给了很多灵敏独立的输入/输出 I/O 口。

FPGA 每个I/O 口可以配置为输入、输出、双向I/O、集电极开路和三态门等各种组态。

做输出口时，FPGA 的 I/O 口可以吸取最大为 24mA 的电流，可以直接驱动发光二极管LED 等器件。

所以只要正确安排并锁定引脚后，在相应的引脚上输出低电平“0”，就可实现点亮该发光二极管的功能。

四、试验步奏1、使用QuartusⅡ建立工程（1）翻开QuartusⅡ软件并建立工程①翻开QuartusⅡ软件，软件界面如图 1.1 所示。

图 1.1②选择File—New project wizard来建一项工程〔留意是建工程，不是New〕,如图1.2。

图 1.2③任何一项设计都是一项工程，必需首先为此工程建立一个放置与此工程相关的全部文件的文件夹，此文件夹将被QuartusⅡ默认为工作库。

一般来说，不同的设计工程最好放在不同的文件夹中，而同一工程的全部文件都必需放在同一文件夹中。

不要将文件夹设在计算机已有的安装名目中，更不要将工程文件直接放在安装名目中。

QuartusII软件操作

Quartus II 软件操作
第二步根据电路图综合电路电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表达式，然后，电路综合的下一步是工艺映射，通过使用可用的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。装配模块（Fitter)模块决定芯片上各电路元件的精确布局。其中综合模块产生的每个元件都将在芯片上实现。每个模块也可以单独运行。也可以使用其他命令启动编译。编译完成时，可以查看编译报告。出现错误时，点击错误信息，可以突出显示错误出现的位置。
Quartus II 软件操作
第三步对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。在电路仿真之前，必须先创建输入波形文件。
1）使用波形编辑器。选择File/New命令，在弹出的对话框中选择Vector Waveform File 选项，单击OK按钮。将文件命名为example_schematic.vwf并保存。
Quartus II 软件操作
① 功能仿真选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选择fuctional选项作为仿真模式。为了完成仿真器的设置，需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始运行电路的功能仿真。仿真结束之后， Quartus II指出仿真完成，并给出仿真报告。

quartus设计的一般步骤

Quartus设计的一般步骤①建立（打开）工程：如下图所示，按向导提示建立工程，工程名最好遵守变量命名规则，即不要用中文名等；一个文件夹只包含一个工程。

②建立设计文件：file→new→……，一般使用原理图或VHDL文件。

建立VHDL文件时，可利用原理图工具栏的“block tool”生成设计文件的框架，如下图。

③按要求编写设计文件。

④编译工程（注意确保设计文件处于顶层，可用Project→Set as Top-Level Entity将当前实体设置为顶层）。

⑤对设计进行仿真，分析其功能是否正确。

a)建立波形文件：file→new→……，选择“Vector Waveform File”。

b)加入管脚，按下图中红圈顺序加入所有管脚。

c) 设置输入值：用工具栏（红圈处）的工具设置输入值（输出管脚不用设置）。

仿真时间可以按Edit →End time →……，进入对话框设置。

d)仿真设置：Processing→SimulatorTool→……,打开对话框。

仿真模式一般有时序仿真“Timing”和功能仿真“Function”,如果选“Function”，则应按右上角按钮生成“网表文件”。

e)进行仿真，按下图红圈处仿真，打开仿真报告（如果没有自动打开，可以按Processing→Simulation Report），分析输入输出波形是否满足要求。

⑥选择芯片：Assignments→Device→……，选择对应的芯片。

如需管脚复用，按下图所示设置⑦绑定管脚：Assignments→Pins→……⑧重新编译。

⑨下载到实验箱，测试其功能是否正确。

a)将仿真器连接到计算机USB接口和实验箱JTAG接口上。

b)按下图红圈处，打开编程对话框。

c)按下图，如果显示“No Hardware”，则点击红圈处，选择“USB Blaster”d)按“Start”按钮将配置文件下载到FPGA芯片。

简述quartus ll的设计流程

简述quartus ll的设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

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QUARTUS开发流程介绍(培训)

16
5.编译报告——时序逼近
如果时序不满足设计要求，则需返回至设计阶段直至满足为止
17
6.QSYS组件
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7.仿真
19
8.文件烧入——方法1
使用Flash Programmer工具烧入，把quartus工程SOF文件以及软件NIOS工程ELF文件都加入。
20
8.文件烧入——方法2
将SOF、ELF文件合并成一个.hex文件
7
2.约束输入——管脚约束
方式一：Pin Planner
8
2.约束输入——管脚约束
方式二：TCL 脚本
注意特殊功能管脚的分配，如时钟、复位等
9
2.约束输入——时序约束
时序约束：sdc文件
10
2.约束输入——时序约束
• PLL的输出时序也可进行设置，尤其是当外部有SDRAM时。
11
3.编译选项设置
• 不同的选项设置会导致不同的编译结果及编译时间
12
3.编译选项设置
TOOLS中的Advisor可提供设置推荐参考：
13
4.编译方式
除传统的编译方式外还提供渐进式编译：
14
4.编译方式
Smart编译不用每次从头编译从而节省编译时间
15
5.编译报告——资源使用
如果资源裕量不足则需优化或跟换器件型号
约束输入器件设置由于使用的配置芯片不是官方认证的epcs所以配置管脚需进行如下设置
QUARTUS开发流程介绍

2
1.设计输入 2.约束输入 3.编译选项设置 4.编译方式 5.编译报告 6.QSYS组件 7.仿真 8.文件烧入 9.学习途径 10.讨论
3
1.设计输入

启动 Quartus

Quartus 设计文件的输入和仿真步骤1、启动 Quartus ，如图C1所示2、执行 File | New 命令，创建工程。

如图C2图 C1 图 C23、点击OK，如图C3，输入工程文件存放的文件夹、工程名、顶层实体名。

注意，工程名和顶层实体名必须一致。

图C34、点击Finish完成。

5、执行File | New 命令，如图C2所示。

可以建立原理图文件（Block 。

）HDL文件（VerilogHDL。

）。

6、新建原理图，如图C4所示7、在图C4中的绘图区，双击鼠标，如图C5。

图 C4 图 C58、选择图中 logic 下的 and2 为2输入与门，点击OK 加入设计图中。

9、再次双击鼠标，选择 pin 下的 input 添加输入、输出引脚，如图C6所示。

10、分别添加输入、输出引脚，并修改引脚名称，用划线工具连接各元件，如图C7所示。

图 C6 图 C711、保存、编译工程，执行Processing |Start Compilation ，有错修改。

12、执行 File | creat 。

如图C8所示13、如图C9选择 Verilog语言。

Ok14、在图C10中点击 files 标签，右键点击 yfm 。

Dbf ，删除该文件，并用同样方法添加yfm 。

V 文件图 C8图 C9图C10 15、加入文件后如图C11所示，重新编译。

图C1116、执行 Assignment | Setting ，按图C12中所示进行设置。

Ok17、执行图C13命令，生成测试文件图 C12图C13 18、按图C14中所示得路径，找到测试文件yfm。

Vt，打开19、修改测试文件，修改后文件如图C1520、执行 Assignment | Setting ，按图C16中所示进行设置图 C14 图 C1521、点击图C16中 Test Banches 按钮，新建，22、如图C17，将图C15中的蓝色标记的文件名复制过来，在 File name 中找到测试文件 *。