第5章 存储器系统
微机原理 第五章 存储器
二、半导体存储器的通常结构
存储器分类
大容量存储器地址译码是按矩阵的形式排列，这样 做可以节省译码电路； 例 不采用矩阵译码-线性译码）1K个存储单元地址线 为10根地址线，译码后每个存储单元分配一根控制 线，则需要1024根控制线。如图：
A0 A1 A2 1 地 址 译 码
A9
… … …
1024
读写存储器按信息存储方式可分为静态RAM（Static RAM, 简称SRAM）和动态RAM（Dynamic RAM, 简称DRAM
存储器分类
按存储介质，可分为半导体存储器、磁介质 存储器和光存储器 按照存储器与 CPU 的耦合程度，可分为内存 和外存
按存储器的读写功能，分为读写存储器 （RWM：Read/Write Memory）和只读存储 器（ROM：Read Only Memory)
二、动态随机读写存储器DRAM
随机存取存储器
常用的动态基本存储电路有 4 管型和单管型两 种，其中单管型由于集成度高而愈来愈被广泛采用。 我们这里以单管基本存储电路为例说明。
其基本存储电路为单管动态存储电路,存放信息靠 的是电容, 需刷新,芯片刷新周期在2ms以内。
行选择信号 Q C
单管动态RAM基 本存储单元图
半导体存储器的性能指标很多，如可靠性、功耗、 价格等，但从接口电路来看，其重要指标就是芯片的存 储容量和速度。
1、存储容量：存储器中存储单元的总数。存储芯片的 容量是以位(bit)为基本单位的，因此存储器的容量即 指芯片所能容纳的二进制的位数。如Intel 2114,其存 储容量为 4096，Intel 6264为65536。 在实际应用中，通常用存储单元数和位数来表示芯 片的存储容量。如Intel 2114为1K4位；Intel 6264为 8K8位。 存储器芯片容量=单元数数据线位数
操作系统原理第5章 存储管理
• ⑶最佳适应算法
• 最佳适应算法的空闲链是按空闲区从小到大顺序排 列。为进程选择分区时总是寻找其大小最接近进程 所要求的存储区域。所谓“最佳”是指每次为进程 分配内存时，总是把能满足要求、又是最小的空闲 分区分配给进程，避免“大材小用”。
• 因为每次分配后所切割下来的剩余部分总是最小的， 这样将加速碎片的形成。
• ①如果被回收空闲分区没有空闲伙伴分区，那么保留该分区为一 个独立的空闲分区，否则执行②；
• ②合并回收分区及其伙伴分区，从而得到一个尺寸（2I+1）更大的 回收空闲分区，转移到①；
一个伙伴系统内存分配与回收的例子
• 伙伴系统克服了固定分区和动态分区存储管理技术的缺陷。但是伙伴 系统存在一个问题，即内存空间需要不断地进行分裂和合并，频繁的 伙伴分区合并操作会浪费很多时间。
• ③内存分配原则，以页帧为单位来分配内存，将进程若干个逻辑上连续的 页面装入若干个离散的页帧中，由页表提供进程的页号到存储空间帧号的 映射。
5.2.4伙伴系统
• 其实现原理如下： • 一个伙伴系统内存的用户可用空间为2U。进程申请存储空间时，
系统总是为其分配大小为2I的一个空闲分区。其中S≤I≤U，2S是系 统允许的最小分区尺寸。在实际操作系统中，最小分区尺寸一般 为212。 • 如果进程申请的存储空间大小为K，且2I-1<K≤2I，则将整个2I大小的 分区分配给该进程；否则，该分区被分割成两个大小相等的伙伴 分区，大小为2I-1；再判断K是否满足条件：2I-2<K≤2I-1，若满足条件， 则将两个伙伴中的任何一个分配给该进程。否则，将其中一个伙 伴又分成两个大小相等的伙伴分区；此过程一直继续进行，直到 产生的分区满足条件I-J≥S并2I-J-1<K≤2I-J，将2I-J大小的分区分配给该 进程；当I-J-1<S时，系统不再分割成两个大小相等的伙伴分区，将 2S大小的分区分配给该进程。 • 当进程执行完毕，释放一个尺寸为2I的分区时，系统用下面的算法 回收该分区。
微机原理第五章 存储器
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
微型计算机原理与组成-第5章 储存系统
· 读取CMOS-SRAM中的设备配置，确 定硬件运行环境。
· 系统引导、启动。
· 基本的输入输出控制程序。 · 存储一些重要的数据参数。 · 部分机器还含有硬化的部分操作系统。
ROM-BIOS一般为几十KB的容量，并 有逐渐加大的趋势，常为掩膜式ROM。 目前高档PC机已采用快速擦写存储器， 使ROM BIOS 的功能由软盘软件支撑升级。
5.4.5 页式虚拟存储器 页式虚拟存储器中的基本信息传送单 位为定长的页。
5.4.6 段页式虚拟存储器简介
段式虚拟存储器和页式虚拟存储器各有 其优缺点，段页式管理综合了两者的优点， 将存储空间仍按程序的逻辑模块分成段， 以保证每个模块的独立性及便于用户公用； 每段又分成若干个页。 页面大小与实存页相同，虚存和实存之 间的信息调度以页为基本传送单位。
2．CMOS-RAM 用于记录设备配置参数，如内存容量， 显示器类型，软硬磁盘类型及时钟信息等。 CMOS-RAM采用CMOS工艺制成，功耗很 少。
3．ROM-BIOS
ROM-BIOS用于存放基本的输入输出 系统程序，是操作系统驻留在内存中的最 基本部分，其主要用于以下几个方面。
· 开机后的自检。检测对象涉及计算机 系统的各主要功能部件包括CPU、ROM、 RAM、系统接口电路和键盘、软、硬磁 盘等外设。
5.1.1存储器的分类
1. 按存储介质分 按存储介质可以将存储器分为三种：半 导体存储器、磁表面存储器和光存储器。
2. 按存取方式分
按照存储器的存取可方式分为随机存取 （读写）存储器、只读存储器、顺序存取存 储器和直接存取存储器等。
微机原理第5章存储器系统
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
微机原理和接口技术-5-2 存储系统
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
存储器系统设计
ALE
CE
OE
A0~A7 A8~A14 62256 D0~D7
CE
OE
G 373 1D~8D 8
P0
PSEN
WR
RD
系统的EPROM(27256)0000~7FFFH(管理仿真系统的程序)，系统的仿 真ROM和数据存储器为8000~FFFFH。当执行系统的管理程序时， 27256有效（尽管有效 PSEN ，但地址不对），62256无效，当执行自己 编的仿真程序时，系统转向62256中执行你输入的程序，当遇到MOVX
ALE
8
2764
2764
2764
P0
PSEN
P2.6 0 0 1 P2.5 0 1 0 /Y0 /Y1 /Y2 0 1 1 0000-1FFFH (8000H-9FFFH) 括号内 1 0 1 2000-3FFFH(A000H-BFFFH) 为重叠 1 1 0 4000-5FFFFH(C000H-DFFFH) 区！
74LS138的真值表
输出有效时，只有一个为低电平，其余为高电平，故用其来接被选的芯片时， 只有一个被选中。保持芯片之间地址的不重叠。（74LS139的介绍见书P158）
5.2.3 程序存储器扩展设计
(1)扩展16KB EPROM(线选法用单片机地址总线高位地址作为选择某 一存贮器的片选信号)。
;将最后一个字节数据取出 ;原始数据比较，陷入死循环！ ;最高位不同，再查！
地址 输出
指令 输入
PCL 输出
指令 输入
PCL 输出
P2口输出程序存储器的高8位地址PCH(A15~A8)，具有锁存功能。 P0口地址/数据复用线，在ALE上升为高电平时，P0口输出程序存储 器的低8位地址(A7~A0)，在ALE的下降沿，把A7~A0锁存到外部地 址锁存器中，得到地址信号，接着，P0口由输出变为输入，高8位地 址不变(低8位已锁存)，故已选定外部ROM的某一个地址，随即 PSEN 低电平有效，外部ROM通，对应地址单元中的指令字节出现在数据 总线上供CPU读取。
操作系统第5章(存储器管理习题与解答)
第5章存储器管理习题与解答5.2 例题解析例5.2.1 为什么要引入逻辑地址？解引入逻辑地址有如下原因：(1) 物理地址的程序只有装入程序所规定的内存空间上才能正确执行，如果程序所规定内存空间不空闲或不存在，程序都无法执行；(2) 使用物理地址编程意味着由程序员分配内存空间，这在多道程序系统中，势必造成程序所占内存空间的相互冲突；(3) 在多道程序系统中，程序员门无法事先协商每个程序所应占的内存空间的位置，系统也无法保证程序执行时，它所需的内存空间都空闲。
(4) 基于上述原因，必须引入一个统一的、在编程时使用的地址，它能够在程序执行时根据所分配的内存空间将其转换为对应的物理地址，这个地址就是逻辑地址。
(5) 逻辑地址的引入为内存的共享、保护和扩充提供方便。
例5.2.2 静态重定位的特点有哪些？(1) 实现容易，无需增加硬件地址变换机构；(2) 一般要求为每个程序分配一个连续的存储区；(3) 在重定位过程中，装入内存的代码发生了改变；(4) 在程序执行期间不在发生地址的变换；(5) 在程序执行期间不能移动，且难以做到程序和数据的共享，其内存利用率低。
例5.2.3 动态重定位的特点有哪些？(1) 动态重定位的实现要依靠硬件地址变换机构，且存储管理的软件算法比较复杂；(2) 程序代码是按原样装入内存的，在重定位的过程中也不发生变化，重定位产生的物理地址存放在内存地址寄存器中，因此不会改变代码；(3) 同一代码中的同一逻辑地址，每执行一次都需要重位一次；(4) 只要改变基地址，就可以很容易地实现代码在内存中的移动；(5) 动态重定位可以将程序分配到不连续的存储区中；(6) 实现虚拟存储器需要动态重定位技术的支持；尽管动态重定位需要硬件支持，但他支持程序浮动，便于利用零散的内存空间，利于实现信息共享和虚拟存储，所以现代计算机大都采用动态重定位。
例5.2.4 装入时动态链接的优点有哪些？（1）便于软件版本的修改和更新在采用装入时动态链接方式时，要修改或更新各个目标模块，是件非常容易的事，但对于经静态链接以装配在一起的装入模块，如果要修改或更新其中的某个目标模块时，则要求重新打开装入模块，这不仅是低效的，而且对于普通用户是不可能的。
第五章存储器
上午3时16分
9
第五章 存储器
③读写顺序 SAM(sequential)：顺序存取，存取时间与存储单元的物理 位置有关，如磁带。 RAM：随机存取，存取时间与存储单元的物理位置无关。 DAM(Director)：直接存取，介于上述二者之间，如磁盘。
上午3时16分
29
第五章 存储器
⑶异步式 • 以上两种方式的结合，在2ms的时间内，把存储单元分散地
刷新一遍。
上例： 32×32阵，2ms/32=62.5 μs(每行刷新的平均间隔)
特点：折中，使用较多
另外，异步刷新方式还可以采取不定期刷新方式，可以在主机 不访存的时间内刷新，这种方式取消了机器的死区，但刷 新控制线路极其复杂。
上午3时16分
4
第五章 存储器
２、存取速度（存取时间、存取周期） 存取时间： （访问时间、读/写时间） • 指从启动一次存储器操作到完成该操作所经历的时间。 存取周期： （读写周期、访内周期） • 存储器从接受读/写命令信号始，将信息读出或写入后，到
接到下一个读/写命令为止所需的时间。 一般情况下，存取周期存取时间 ，为什么？ • 因为对任何一种存储器，在读写操作之后，总要有一段恢
②写入态
• V字=1 ，使T3T4都导通
写1：VD=1,
V D
＝0，VA＝1,
VB＝0
T1截止，T2导通
D
写0：VD=0,
V D
＝1，VA＝0, VB＝
1
T1导通，T2截止
上午3时16分
D w
16
第五章 存储器
③读出态
V字=1 ，使T3T4都导通 读1：因原存1， T1截止，T2导通，
单片机教程 第5章-存储器
MOS存储器按工作特点、作用以及制造工艺可分为： 存储器按工作特点、作用以及制造工艺可分为： 存储器按工作特点
动态DRAM 数据存储器 动态 RAM Random Access Memory 静态SRAM 静态 MOS存储器 存储器 掩膜ROM — Read Only Memory 非易失 掩膜 ROM 现场可编程 现场可编程PROM — Programmable ROM 程序存储器 可擦可编程EPROM — Erasable PROM 可擦可编程 电可擦可编程E 电可擦可编程 2ROM — Electrically EPROM 闪速存储器 — Flash Memory
第5章：半导体存储器
本章基本要求： 本章基本要求：
1、存储器基本概念 2、RAM、ROM存储器工作原理RAM、ROM存储器工作原理 存储器工作原理51单片机系统外部存储器的连接 单片机系统外部存储器的连接* 3、51单片机系统外部存储器的连接*
单极性MOS存储器分类 存储器分类 单极性
易失
双极性存储器有TTL、ECL
5.1
半导体存储器基础
1、单译码编址存储器 如图：注意地址译码器、存储器阵列。 如图：注意地址译码器、存储器阵列。
5.1
半导体存储器基础
2、双译码编址存储器 如图：注意它的译码与选中单元的过程。 如图：注意它的译码与选中单元的过程。
5.2
只读存储器ROM 只读存储器
特点： 存放的信息是固定的， 特点 ： 存放的信息是固定的 ， 不会随停电而 丢失。在使用过程中，其信息只可以读取， 丢失 。 在使用过程中 ， 其信息只可以读取 ， 不可 以改写。 以改写。 常用的ROM种类有： ROM种类有 常用的ROM种类有： 掩模ROM 由制造厂家写入信息。 ROM， 1、掩模ROM，由制造厂家写入信息。 PROM，由用户一次性写入信息。 2、PROM，由用户一次性写入信息。 EPROM，多次可改写ROM ROM， 3、EPROM，多次可改写ROM，可由用户使用紫外线 灯擦除再次写入信息。 灯擦除再次写入信息。 EEPROM，可用电脉冲擦除， 4、EEPROM，可用电脉冲擦除，并再次由用户写入 信息。 信息。
微机原理 第五章 存储器
片选和读写控制逻辑
CS
1 0
RD
╳ 0
WR
╳ 1
操
作
无操作 RAM→CPU操作
0
0 0
1
0 1
0
0 1
CPU→RAM操作
非法 无操作
第5章 半导体存储器
存储器芯片的I/O控制
第5章 半导体存储器
静态RAM
静态随机存取存储器
SRAM的基本存储单元一
般由六管静态存储电路构 成，集成度较低，功耗较
大，无需刷新电路，由于
第5章 半导体存储器
半导体存储器的主要指标
容量：每个存储器芯片所能存储的二进制
数的位数。
存储器容量＝单元数×每单元数据位数(1、4或8) 例：Intel 2114芯片的容量为1K×4位，Intel 6264芯 片为8K×8位。 注：微机（8/16/32/64位字长） 兼容8位机==>以字节BYTE为单元
组成单元 触发器 极间电容 速度 集成度 快 低 慢 高 应用 小容量系统 大容量系统
SRAM
DRAM
第5章 半导体存储器
只读存储器ROM
掩膜ROM：信息制作在芯片中，不可更改
PROM：允许一次编程，此后不可更改
EPROM：用紫外光擦除，擦除后可编程；
并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在 线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的 EEPROM，但只能按块（Block）擦除
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 A9～A0 2114 CE （2） A9～A0 2114 I/O4～I/O1 CE （1） I/O4～I/O1
操作系统原理第5章
第5章 存储管理
• 第二机会算法——Second-Chance Algorithm
分区的分配与回收
1. 固定分区的分配与回收 2. 动态分区的分配与回收 存储分配算法
首次适应算法——first fit algorithm 最佳适应算法——best fit algorithm 最差适应算法——worst fit algorithm 循环首次适应算法——Circular first fit algorithm 3. 动态分区的回收与拼接 4. 几种分配算法的比较
111100033333222
****
******
缺页率=12/17=70.6%
**
• Four Page Frames
70120304230321201
77777333333333222
0000004444444444
111111110000000
22222222221111
****
*
*
*
**
缺页率=9/17=52.9%
(NUR——Not Used Recently或者NRU——Not Recently Used)
引用位(1bit)
附加位(8bit)
若某页的移位寄存器的值为00000000，则该页在8个时间间 隔内没有被使用过。若某页的移位寄存器的值为11111111，则 该页在每个时间间隔内至少使用过1次。
若页A的移位寄存器的值为11000100，页B的移位寄存器的 值为01110111，则淘汰页B。
22
第5章 存储管理
First–In–First–Out (FIFO) Algorithm
• Three Page Frames
123412512345
第五章 存储器
1.静态SRAM 构成
• 存储元由双稳态触发器构成。双稳态触发器有两个稳定 状态，可用来存储一位二进制信息。只要不掉电，其存 储的信息可以始终稳定地存在。
• 集成度较高，功耗比双极型的低 • 存取速度较动态RAM快。 • SRAM一般采用“字结构”存储矩阵：
读写存储器RAM
组成单元 速度 集成度
应用
SRAM 触发器 快 低 小容量系统
DRAM 极间电容 慢 NVRAM 带微型电池 慢
高 大容量系统 低 小容量非易失
第二节 随机存取存储器RAM
1、定义：在计算机正常工作状态下,存储器的信息既可以随 机读,又可以随机写。
2、性质：RAM中的信息具有易失性。 3、分类:
也可以接地址线高位，或接地址译码器的输出端。 ③ 读写控制信号并联接到控制总线中的读写控制线上。 ④ 数据线分高低部分分别与数据总线相应位连接。
33
2.存储容量的扩展 • 线选法译码电路:用高端地址线作为芯片片选控制线。
D7～D0 A12～A0
A12～A0
0 0000 0000 0000 D7～D0 A12～A0
A19～A0 M/IO 1
WR D7～D0
CE A19～A0 1M×1(0#)
CE A19～A0 1M×1(1#)
CE A19～A0 1M×1(2#)
WE I/O
WE I/O
WE I/O
D0
D1
D2
CE A19～A0 1M×1(7#) WE I/O
D7
31
例2、2114（1K×4位）扩展1K×8位存储器
微机原理及接口技术课件第5章 存储器
引脚号
2764
27128
27256
27512
引脚号
2764
27128
27256
27512
1
VPP
VPP
VPP
A15
15
D3
D3
D3
D3
2
A12
A12
A12
A12
16
D4
D4
D4
D4
3
A7
A7
A7
A7
17
D5
D5
D5
D5
4
A6
A6
A6
A6
18
D6
D6
D6
D6
5
A5
A5
A5
A5
19
D7
D7
D7
D7
6
A4
例如：6264静态RAM的容量为8K x 8bit NMC41257的容量为256K x 1bit
某一芯片有多少个存储单元，每个存储单元存储若干位，由于其数值一般 都比较大，存储容量常以字节（Byte）表示。因此常以K表示210，以M表示 220，G表示230。如256KB等于256×210×8bit，32MB等于32×220×8bit。
A4
行 译
存储器阵列
VCC
…
…
码
128x128
GND
A10
WE
I/O1
…
…
…
输入数 据控制
列I/O 列译码
OE
I/O8
CE
…
… …
…
CE
1
WE
0 0
＆ 0
A0A1A2A3
0
微机原理与接口技术第五章存储器
数据只能读出不能写入，断电后数据不丢 失，常用作固定数据存储。
RAM的分类与特点
静态随机存取存储器（SRAM）
动态随机存取存储器（DRAM）
速度快，集成度低，功耗大，常用作高速 缓冲存储器。
速度较慢，集成度高，功耗小，常用作主 存储器。
异步随机存取存储器（DRAM）
只读存储器（ROM）
速度慢，集成度高，功耗小，价格便宜， 常用于大容量存储。
01
02
03
存储器接口是CPU与主 存储器之间的连接桥梁 ，负责数据的传输和控
制。
存储器接口的主要功能 包括地址译码、数据传
输、读写控制等。
存储器接口的信号线包 括地址线、数据线、控 制线等，用于实现CPU 与主存储器之间的信息
交换。
存储器接口的信号线
01
02
03
地址线
用于传输CPU发出的地址 信号，指向主存储器中的 某个单元。
高密度化
随着技术的不断发展，存储器的容量和集成度将不断提高，以满 足不断增长的数据存储需求。
异构存储集成
未来存储器将朝着异构存储集成的方向发展，结合不同类型存储 器的优点，实现更高效、可靠的数据存储。
新型存储技术
新型存储技术如相变存储器、阻变存储器和闪存等将继续得到发 展，并逐渐应用于商业领域。
04
存储器接口
04
存储器接口
存储器接口的基本概念
01
02
03
存储器接口是CPU与主 存储器之间的连接桥梁 ，负责数据的传输和控
制。
存储器接口的主要功能 包括地址译码、数据传
输、读写控制等。
存储器接口的信号线包 括地址线、数据线、控 制线等，用于实现CPU 与主存储器之间的信息
第5章存-储-器-系-统
则存储器地址范围为：FE000H ～FFFFFH
A19 1
A18
A17
A16
&
A15
A14
A13 1
/CS1
高位地址A19 ～ A13须为0111 110方能选 中该芯片，则地址范围为： 7C000H ～7DFFFH
A19
A18 1
A17
A16
≥1
A15
A14
A13
/CS1
高位地址A19 ～ A13须为0100 000方能选 中该芯片，则地址范围为： 40000H ～41FFFH
CS1 CS2 WE OE 数据引脚
H × × × 高阻 × L × × 高阻
L H H L 输出
L H L H 输入
L H H H 高阻
Intel 6264引脚排列及功能
6264的外部特性（ 8K×8 ）
28个引脚：13根地址线，8根数据线，4根控制信号 线，电源线，地线
（1）A0～A12：213=8K，决定存储单元的个数 （M），与系统地址总线的低13位相连。
将一个存储器芯片接到总线上，除部分控 制信号线及数据线的连接外，主要是如何保 证该芯片在整个内存中占据的地址范围满 足用户的要求。 高位地址信号决定了芯片在整个内存中占 据的地址范围。
低位地址线：与芯片地址线相连 高位地址线：片选信号 例如：居住小区、学号、身份证号等 370102 XXXX XX XX XXX X
A12 ～ ～A0 0 ～～0
…… 1 ～ ～1
全0、全1的地址线组合在一起使用，作译码器的使 能端、输入端。
A15 A14 A13：作译码器的输入端，则输 出端为/Y7
A19 A18：全0，经或门与/G2A 相连 A17 A16：全1，经与非门与/G2B 相连 /MEMR、/MEMW：经与非门与G1相连
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第5章存储器系统主要内容：存储器系统的概念半导体存储器的分类及其特点半导体存储芯片的外部特性及其与系统的连接存储器接口设计（存储器扩展技术）高速缓存§5.1 概述主要内容：存储器系统及其主要技术指标半导体存储器的分类及特点两类半导体存储器的主要区别一、存储器系统1. 存储器系统的一般概念将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来系统的存储速度接近最快的存储器，容量接近最大的存储器。
构成存储系统。
2. 两种存储系统在一般计算机中主要有两种存储系统：主存储器Cache存储系统高速缓冲存储器主存储器虚拟存储系统磁盘存储器Cache存储系统对程序员是透明的目标：提高存储速度Cache主存储器虚拟存储系统对应用程序员是透明的。
目标：扩大存储容量主存储器磁盘存储器3. 主要性能指标存储容量（S）（字节、千字节、兆字节等）存取时间（T）（与系统命中率有关）命中率（H）T=H*T1+（1-H）*T2单位容量价格（C）访问效率（e）4. 微机中的存储器通用寄存器组及指令、数据缓冲栈片内存储部件高速缓存内存储部件主存储器联机外存储器外存储部件脱机外存储器二、半导体存储器1. 半导体存储器半导体存储器由能够表示二进制数“0”和“1”的、具有记忆功能的半导体器件组成。
能存放一位二进制数的半导体器件称为一个存储元。
若干存储元构成一个存储单元。
2. 半导体存储器的分类随机存取存储器（RAM）内存储器只读存储器（ROM随机存取存储器（RAM）静态存储器（SRAM）RAM动态存储器（DRAM）只读存储器（ROM）掩模ROM只读存储器一次性可写ROMEPROMEEPROM3. 主要技术指标存储容量存储单元个数×每单元的二进制数位数存取时间实现一次读/写所需要的时间存取周期连续启动两次独立的存储器操作所需间隔的最小时间可靠性功耗§5.2 随机存取存储器掌握：SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接存储器扩展技术一、静态存储器SRAM1. SRAM的特点存储元由双稳电路构成，存储信息稳定。
2. 典型SRAM芯片掌握：主要引脚功能工作时序与系统的连接使用典型SRAM芯片SRAM6264：容量：8K X 8b外部引线图6264芯片的主要引线地址线：A0------A12；数据线：D0------D7；输出允许信号：OE；写允许信号：WE；选片信号：CS1，CS2。
6264的工作过程读操作写操作工作时序3. 8088总线信号4. 6264芯片与系统的连接5. 存储器编址存储器地址6264芯片的编址存储器编址6. 译码电路将输入的一组高位地址信号通过变换，生一个有效的输出信号，用于选中某一个存储器芯片，从而确定了该存储器芯片在内存中的地址范围。
将输入的一组二进制编码变换为一个特定的输出信号。
译码方式全地址译码部分地址译码全地址译码用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。
全地址译码例6264芯片全地址译码例全地址译码例若已知某SRAM 6264芯片在内存中的地址为：3E000H～3FFFFH 试画出将该芯片连接到系统的译码电路。
全地址译码例设计步骤：写出地址范围的二进制表示；确定各高位地址状态；设计译码器。
全地址译码例部分地址译码用部分高位地址信号（而不是全部）作为译码信号，使得被选中存储器芯片占有几组不同的地址范围。
部分地址译码例应用举例将SRAM 6264芯片与系统连接，使其地址范围为：38000H~39FFFH。
使用74LS138译码器构成译码电路。
存储器芯片与系统连接例由题知地址范围：0 0 1 1 1 0 0 0 00 0 1 1 1 0 0 1 (1)高位地址应用举例二、动态随机存储器DRAM1. DRAM的特点存储元主要由电容构成；主要特点：需要定时刷新。
2. 典型DRAM芯片2164A2164A：64K×1bit采用行地址和列地址来确定一个单元；行列地址分时传送，共用一组地址信号线；地址信号线的数量仅为同等容量SRAM芯片的一半。
主要引线RAS：行地址选通信号。
用于锁存行地址；CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE=0 数据写入WE：写允许信号WE=1 数据读出DIN：数据输入DOUT：数据输出工作原理数据读出数据写入刷新工作时序刷新将存放于每位中的信息读出再照原样写入原单元的过程---------刷新刷新时序3. 2164A在系统中的连接2164A在系统中的连接DRAM 2164A与系统连接的几点说明：芯片上的每个单元中只存放1位二进制码，每字节数据分别存放在8片芯片中；系统的每一次访存操作需同时访问8片2164A芯片，该8片芯片必须具有完全相同的地址；芯片的地址选择是按行、列分时传送，由系统的低8位送出行地址，高8位送出列地址。
结论：每8片2164A构成一个存储体（单独一片则无意义）；每个存储体内的所有芯片具有相同的地址（片内地址），应同时被选中，仅有数据信号由各片分别引出。
三、存储器扩展技术（内存储器设计）1. 存储器扩展用多片存储芯片构成一个需要的内存空间；各存储器芯片在整个内存中占据不同的地址范围；任一时刻仅有一片（或一组）被选中。
存储器芯片的存储容量等于：单元数×每单元的位数扩展段元字节数字长扩展字2. 存储器扩展方法位扩展扩展字长字扩展扩展单元数字位扩展既扩展字长也扩展单元数位扩展构成内存的存储器芯片的字长小于内存单元的字长时——需进行位扩展。
位扩展：每单元字长的扩展。
用8片2164A芯片构成64KB存储器。
位扩展方法：将每片的地址线、控制线并联，数据线分别引出。
位扩展特点：存储器的单元数不变，位数增加。
字扩展地址空间的扩展芯片每个单元中的字长满足，但单元数不满足。
扩展原则：每个芯片的地址线、数据线、控制线并联。
片选端分别引出，以使每个芯片有不同的地址范围。
字扩展示意图字扩展例用两片64K×8位的SRAM芯片构成容量128KB的存储器两芯片的地址范围分别为：20000H～2FFFFH30000H～3FFFFH字位扩展设计过程：根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。
若已有存储芯片的容量为L×K，要构成容量为M ×N的存储器，需要的芯片数为：（M / L）×（N / K）字位扩展例用32Kb芯片构成256KB的内存。
§5.3 只读存储器（ROM）EPROM（紫外线擦除）EEPROM（电擦除）一、EPROM1. 特点可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。
2. EPROM 27648K×8bit芯片地址信号：A0 ——A12数据信号：D0 ——D7输出信号：OE片选信号：CE编程脉冲输入：PGM其引脚与SRAM 6264完全兼容.2764的工作方式数据读出标准编程方式编程写入擦除快速编程方式编程写入：每出现一个编程负脉冲就写入一个字节数据二、EEPROM1. 特点可在线编程写入；掉电后内容不丢失；电可擦除。
2. 典型EEPROM芯片98C64A8K×8bit芯片；13根地址线（A0 ——A12）；8位数据线（D0 ——D7）；输出允许信号（OE）；写允许信号（WE）；选片信号（CE）；状态输出端（READY / BUSY）。
3. 工作方式数据读出字节写入：每一次BUSY正脉冲写入一个字节编程写入自动页写入：每一次BUSY正脉冲写入一页（1~ 32字节）字节擦除：一次擦除一个字节擦除片擦除：一次擦除整片4. EEPROM的应用可通过程序实现对芯片的读写；仅当READY / BUSY=1时才能进行“写”操作“写”操作的方法：根据参数定时写入通过判断READY / BUSY端的状态进行写入仅当该端为高电平时才可写入下一个字节。
四、闪速EEPROM特点：通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。
工作方式读单元内容数据读出读内部状态寄存器内容读芯片的厂家及器件标记编程写入：数据写入，写软件保护字节擦除，块擦除，片擦除擦除擦除挂起§5.4 高速缓存（Cache)了解：Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构Cache的基本概念设置Cache的理由：CPU与主存之间在执行速度上存在较大差异；高速存储器芯片的价格较高；设置Cache的条件：程序的局部性原理时间局部性：最近的访问项可能在不久的将来再次被访问空间局部性：一个进程所访问的各项，其地址彼此很接近Cache的工作原理Cache的命中率访问内存时，CPU首先访问Cache，找到则“命中”，否则为“不命中”。
命中率影响系统的平均存取速度。
Cache存储器系统的平均存取速度=Cache存取速度×命中率+RAM存取速度×不命中率Cache与内存的空间比一般为：1128Cache的读写操作贯穿读出式读操作旁路读出式写穿式写操作回写式贯穿读出式CPU对主存的所有数据请求都首先送到Cache，在Cache中查找。
若命中，切断CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存。
CPU Cache 主存旁路读出式CPU向Cache和主存同时发出数据请求。
命中，则Cache将数据回送给CPU，并同时中断CPU对主存的请求；若不命中，则Cache不做任何动作，由CPU直接访问主存CacheCPU主存写穿式从CPU发出的写信号送Cache的同时也写入主存。
CacheCPU主存回写式（写更新）数据一般只写到Cache，当Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。
写入更新CPU Cache 主存Cache的分级体系结构一级Cache：容量一般为8KB---64KB一级Cache集成在CPU片内。
L1 Cache分为指令Cache和数据Cache。
使指令和数据的访问互不影响。
指令Cache用于存放预取的指令。
数据Cache中存放指令的操作数。
二级Cache：容量一般为128KB---2MB在PentiumⅡ之后的微处理器芯片上都配置了二级Cache，其工作频率与CPU内核的频率相同。
Cache的分级体系结构系统中的二级CacheIBM PC/XT存储器的空间分配本章主要应掌握的知识点译码电路设计半导体存储器系统设计SRAM存储器系统设计EPROM和EEPROM与系统的连接及其读操作或读、写操作。
第5章应注意的几点基本概念：不同半导体存储器的特点及应用场合Cache的基本概念系统设计：存储器芯片与系统的连接译码电路及其他控制信号存储器扩展技术。