【学习课件】第二章SOPC开发流程及QuartusII的使用PPT课件
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第二章 QuartusII基本使用方法
为了便于迅速了解SignalTapⅡ的使用方法，本节 以上面设计的信号发生器为例介绍SignalTapⅡ的使 用方法，而后进一步叙述SignalTapⅡ的其他使用方 法。
2.4.1
应用SignalTapII测试singt
2.5
嵌入式锁相环a1tPLL宏功能模块调用
PPCA片内嵌入式锁相环PLL可以与一输入的时钟信号 同步，并以其作为参考信号实现锁相，从而输出一至 多个同步倍频或分频的片内时钟，以供逻辑系统应用。 与直接来自外部的时钟相比，这种片内时钟可以减少 时钟延时和时钟变形，减少片外干扰；还可以改善时 钟的建立时间和保持时间。cyclone系列和Stratix系 列器件中的锁相环能对输入的参考时钟相对于某一输 出时钟同步独立乘以或除以一个因子，并提供任意相 移和输出信号占空比。 2.5.1 2.5.2 建立嵌入式锁相环PLL元件 测试锁相环PLL
2.4
使用嵌入式逻辑分析仪进行实时测试
随着逻辑设计复杂性的不断增加，在计算机上以 软件方式的仿真测试变得更加耗费时间，而不断需 要重复进行的硬件系统的测试同样变得更为困难。 为了解决这些问题，设计者可以将一种高效的硬件 测试手段和传统的系统测试方法相结合来完成。这 就是嵌入式逻辑分析仪的使用。它可以随设计文件 一并下载于目标芯片中，用以捕捉目标芯片内部， 设计者感兴趣的信号节点处的信息，而又不影响原 硬 件 系 统 的 正 常 工 作 。 这 就 是 QuartusⅡ 中 SignalTapⅡ的使用目的。
QuartusⅡ包括模块化的编译器。编译器包括的功 能模块有分析／综合器(Analysis&Synthesis)、适配 器(Fitter)、装配器(Assembler)、时序分析器 (Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)、编辑数据接口(Compiler Database Interface)等。可以通过选择Start Compilation来 运行所有的编译器模块，也可以通过选择Start单独 运行各个模块。还可以通过选择Compiler Tool(Tools菜单)，在Compiler Tool窗口中运行该模 块来启动编译器模块。在Compiler Tool窗口中，可 以打开该模块的设置文件或报告文件，或打开其他相 关窗口。
第2章 Quartus_II 操作基础
30
课堂练习
用原理图方法设计一个“三输入表决器”电路。
S1 0
0 0 0 1 1 1 1
S2 0
0 1 1 0 0 1 1
S3 0
1 0 1 0 1 0 1
LED1 0
0 0 1 0 1 1 1
LED2 1
1 1 0 1 0 0 0
LED1 点亮表示 议案通过， LED2 点亮表示 议案被否决
Y6 Y7
3. 全程编译
在下拉菜单“Processing”中选 择“Start Compilation”，启 动全程编译
编译完成后的信 息报告窗口
23
关于全程编译 启动全程编译：
选择Processing/Start Compilation,自动完成分析、排 错、综合、适配、汇编及时序分析的全过程。
第二章
Quartus_II 操作基础
1
主要内容 QuartusⅡ软件的简介和工程的基本设计流程。 通过简单的实例演示各流程以及常用工具的使用方 法，熟悉QuartusⅡ软件的用户界面、常用工具 和设计流程。
2
一、 QuartusⅡ概述
QUARTUS II是美国Altera公司提供的可用于 可编程片上系统(SOPC)开发的综合开发环境,是 进行SOPC设计的基础. 集成环境包括以下内容:系统级设计,嵌入式软件开 发,可编程逻辑器件(PLD)设计,综合,布局和布线, 验证和仿真.
6
（1）项目创建向导
文件菜单
选择文件的存放路径 工程文件名，任取，建立 在用户自己的目录下，不 要使用软件的安装目录或 系统目录 顶层Entity名称，必须符合 TOP文件中定义的module 名称
基于已有项目创建工程 （一般 不使用）
课堂练习
用原理图方法设计一个“三输入表决器”电路。
S1 0
0 0 0 1 1 1 1
S2 0
0 1 1 0 0 1 1
S3 0
1 0 1 0 1 0 1
LED1 0
0 0 1 0 1 1 1
LED2 1
1 1 0 1 0 0 0
LED1 点亮表示 议案通过， LED2 点亮表示 议案被否决
Y6 Y7
3. 全程编译
在下拉菜单“Processing”中选 择“Start Compilation”，启 动全程编译
编译完成后的信 息报告窗口
23
关于全程编译 启动全程编译：
选择Processing/Start Compilation,自动完成分析、排 错、综合、适配、汇编及时序分析的全过程。
第二章
Quartus_II 操作基础
1
主要内容 QuartusⅡ软件的简介和工程的基本设计流程。 通过简单的实例演示各流程以及常用工具的使用方 法，熟悉QuartusⅡ软件的用户界面、常用工具 和设计流程。
2
一、 QuartusⅡ概述
QUARTUS II是美国Altera公司提供的可用于 可编程片上系统(SOPC)开发的综合开发环境,是 进行SOPC设计的基础. 集成环境包括以下内容:系统级设计,嵌入式软件开 发,可编程逻辑器件(PLD)设计,综合,布局和布线, 验证和仿真.
6
（1）项目创建向导
文件菜单
选择文件的存放路径 工程文件名，任取，建立 在用户自己的目录下，不 要使用软件的安装目录或 系统目录 顶层Entity名称，必须符合 TOP文件中定义的module 名称
基于已有项目创建工程 （一般 不使用）
集成开发平台QuartusII操作基础课件
配置项目设置
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
Quartus_II软件及其使用 微电子课件
执行Processing|Start Simulation命令，或单击Start Simulation按键，即可对全加器设计电路进行仿真。
图10 全加器的仿真波形
4. 编程下载设计文件
编程下载设计文件包括引脚锁定和编程下载两个部分。
（1）引脚锁定
在目标芯片引脚锁定前，需要确定使用的EDA硬件开发平 台及相应的工作模式。然后确定了设计电路的输入和输出端 与目标芯片引脚的连接关系，再进行引脚锁定。
图14 硬件设置对话框
图15 添加硬件对话框
（3）编程下载
执行Processing|Stare Programming命令或者直接按Start Programming 按钮，即可实现设计电路到目标芯片的编程下载。
1.2 Quartus II的文本编辑输入法 QuartusⅡ的文本编辑输入法与图形输入法的设计步骤基 本相同。在设计电路时，首先要建立设计项目，然后在 QuartusⅡ集成环境下，执行File|New命令，在弹出的编辑文 件类型对话框，选择VHDL File或Verilog HDL File，或者直 接单击主窗口上的“创建新的文本文件”按钮，进入Quartus Ⅱ文本编辑方式，其界面如图16所示。 在文本编辑窗口中，完成VHDL或Verilog HDL设计文件的 编辑，然后再对设计文件进行编译、仿真和下载操作。
图12 设置编程方式窗口
（1）选择下载文件 用鼠标点击下载方式窗口左边的Add File（添加文件）按键， 在弹出的Select Programming File（选择编程文件）的对话框 中，选择全加器设计工程目录下的下载文件Adder_1.sof。
图13 选择下载文件对话框
（2）设置硬件
设置编程方式窗口中，点击Hardwaresettings(硬件设置)按钮，在弹出 的如图14所示的Hardware Setup硬件设置？对话框中Add Hardware按键， 在弹出的如图15所示Add Hardware的添加硬,件对话框中选择 ByteBlasterMV编程方式后单击OK铵钮。
图10 全加器的仿真波形
4. 编程下载设计文件
编程下载设计文件包括引脚锁定和编程下载两个部分。
（1）引脚锁定
在目标芯片引脚锁定前，需要确定使用的EDA硬件开发平 台及相应的工作模式。然后确定了设计电路的输入和输出端 与目标芯片引脚的连接关系，再进行引脚锁定。
图14 硬件设置对话框
图15 添加硬件对话框
（3）编程下载
执行Processing|Stare Programming命令或者直接按Start Programming 按钮，即可实现设计电路到目标芯片的编程下载。
1.2 Quartus II的文本编辑输入法 QuartusⅡ的文本编辑输入法与图形输入法的设计步骤基 本相同。在设计电路时，首先要建立设计项目，然后在 QuartusⅡ集成环境下，执行File|New命令，在弹出的编辑文 件类型对话框，选择VHDL File或Verilog HDL File，或者直 接单击主窗口上的“创建新的文本文件”按钮，进入Quartus Ⅱ文本编辑方式，其界面如图16所示。 在文本编辑窗口中，完成VHDL或Verilog HDL设计文件的 编辑，然后再对设计文件进行编译、仿真和下载操作。
图12 设置编程方式窗口
（1）选择下载文件 用鼠标点击下载方式窗口左边的Add File（添加文件）按键， 在弹出的Select Programming File（选择编程文件）的对话框 中，选择全加器设计工程目录下的下载文件Adder_1.sof。
图13 选择下载文件对话框
（2）设置硬件
设置编程方式窗口中，点击Hardwaresettings(硬件设置)按钮，在弹出 的如图14所示的Hardware Setup硬件设置？对话框中Add Hardware按键， 在弹出的如图15所示Add Hardware的添加硬,件对话框中选择 ByteBlasterMV编程方式后单击OK铵钮。
QuartusII软件使用及设计流程PPT课件
Quartus II使用及设计流程
• QuartusⅡ是Altera公司推出的新一代开发软件，适合于大规模逻辑电 路设计。
• QuartusⅡ支持多种编辑输入法，包括图形编辑输入法，VHDL、 Verilog HDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存 编辑输入法。
• QuartusⅡ与MATLAB和DSP Builder结合可以进行基于FPGA的DSP 系统开发，是DSP硬件系统实现的关键EDA工具，与SOPC Builder结合， 可实现SOPC系统开发。
第26页/共68页
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第30页/共68页
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（3）编辑输入信号并保存文件。在图1-22中单击 “Name”下方的“A”，即选中该行的波形。在本 例中将输入信号“A”设置为时钟信号，单击工具 栏中的 按钮，弹出“Clock”对话框，此时可以 修改信号的周期、相位和占空比。设置完后单击 “OK”按钮，输入信号“A”设置完毕。同理设置 其他输入信号“B”，最后单击保存文件按钮 ， 根据提示完成保存工作，如图1-23所示。同时， 为了方便读者熟悉其他波形编辑工具的使用，在 图1-24中标注了其他波形编辑工具的功能。
第23页/共68页
1. 建立仿真文件
（1）建立矢 量波形文件。
File|New 选 择Other Files ， 选择Vector Waveform File 。
第24页/共68页
第25页/共68页
（2）添加引脚或节点。 图1-16，左键双击 “Name”下方空白处， 弹出“Insert Node or Bus”对话框，如图1-17 所示。单击对话框 “Node Finder…”按钮后， 弹出“Node Finder”对话 框，如图1-18所示。
• QuartusⅡ是Altera公司推出的新一代开发软件，适合于大规模逻辑电 路设计。
• QuartusⅡ支持多种编辑输入法，包括图形编辑输入法，VHDL、 Verilog HDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存 编辑输入法。
• QuartusⅡ与MATLAB和DSP Builder结合可以进行基于FPGA的DSP 系统开发，是DSP硬件系统实现的关键EDA工具，与SOPC Builder结合， 可实现SOPC系统开发。
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（3）编辑输入信号并保存文件。在图1-22中单击 “Name”下方的“A”，即选中该行的波形。在本 例中将输入信号“A”设置为时钟信号，单击工具 栏中的 按钮，弹出“Clock”对话框，此时可以 修改信号的周期、相位和占空比。设置完后单击 “OK”按钮，输入信号“A”设置完毕。同理设置 其他输入信号“B”，最后单击保存文件按钮 ， 根据提示完成保存工作，如图1-23所示。同时， 为了方便读者熟悉其他波形编辑工具的使用，在 图1-24中标注了其他波形编辑工具的功能。
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1. 建立仿真文件
（1）建立矢 量波形文件。
File|New 选 择Other Files ， 选择Vector Waveform File 。
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第25页/共68页
（2）添加引脚或节点。 图1-16，左键双击 “Name”下方空白处， 弹出“Insert Node or Bus”对话框，如图1-17 所示。单击对话框 “Node Finder…”按钮后， 弹出“Node Finder”对话 框，如图1-18所示。
SOPC技术基础教程 第2章 Quartus II开发环境的使用
处理器库
SOPC Builder GUI
配置Nios II处理器 选择并配置外设.IP 连接各外设模块 自定义命令
外设模块库
IP 模块
软件开发
硬件开发
分配外设地址和中断 生成系统
Nios II IDE
Quartus II
GNU Tools
硬件开发使用Quartus II和SOPC Builder
2.1 SOPC开发流程和开发工具
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
连接各 功能模块
设置软件运行 硬件环境属性
选择FPGA型号 并进行管脚分配
编译软件 生成可执 行文件elf 在IDE中使用 ISS运行/调试 软件
•为系统功能原理 图选择芯片载体 并 为各个输入输 • 设置编译选项， 出信号分配芯片 从而让编译器按照 的管脚； •编译系统生成硬件系统的 用户设定来进行编 配置文件 *.sof和*.pof。编 译； 译系统是一个非常复杂的过 程，包括优化逻辑的组合、 综合逻辑、适配 FPGA 、布 线以及时序分析等步骤。
下载配置文件到 FPGA器件
使用IDE编程工具 烧写配置文件和 软件代码
调试好的 硬件和软件
在目标板上运 行/调试软件
SOPC开发流程简图
分析系统需求
建立Quartus II工程， 建立顶层图*.bdf
NiosII内核 &标准外设
打开SOPC Builder 定义和生成系统
定制指令&定 制外设逻辑
硬件开发
• 编 译 Quartus II 工 程 ， 对 HDL文件进行布局布线，从 HDL源文件综合生成一个适 合目标器件网表，生成 FPGA配置文件(.sof)； •用 下 载 电 缆 ( 如 ByteBlaster II), 将配置文件 下载到目标板上。硬件校验 完成后，可将新的硬件配置 文件下载到目标板上的非易 失存储器(如EPCS器件)。
SOPC Builder GUI
配置Nios II处理器 选择并配置外设.IP 连接各外设模块 自定义命令
外设模块库
IP 模块
软件开发
硬件开发
分配外设地址和中断 生成系统
Nios II IDE
Quartus II
GNU Tools
硬件开发使用Quartus II和SOPC Builder
2.1 SOPC开发流程和开发工具
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
连接各 功能模块
设置软件运行 硬件环境属性
选择FPGA型号 并进行管脚分配
编译软件 生成可执 行文件elf 在IDE中使用 ISS运行/调试 软件
•为系统功能原理 图选择芯片载体 并 为各个输入输 • 设置编译选项， 出信号分配芯片 从而让编译器按照 的管脚； •编译系统生成硬件系统的 用户设定来进行编 配置文件 *.sof和*.pof。编 译； 译系统是一个非常复杂的过 程，包括优化逻辑的组合、 综合逻辑、适配 FPGA 、布 线以及时序分析等步骤。
下载配置文件到 FPGA器件
使用IDE编程工具 烧写配置文件和 软件代码
调试好的 硬件和软件
在目标板上运 行/调试软件
SOPC开发流程简图
分析系统需求
建立Quartus II工程， 建立顶层图*.bdf
NiosII内核 &标准外设
打开SOPC Builder 定义和生成系统
定制指令&定 制外设逻辑
硬件开发
• 编 译 Quartus II 工 程 ， 对 HDL文件进行布局布线，从 HDL源文件综合生成一个适 合目标器件网表，生成 FPGA配置文件(.sof)； •用 下 载 电 缆 ( 如 ByteBlaster II), 将配置文件 下载到目标板上。硬件校验 完成后，可将新的硬件配置 文件下载到目标板上的非易 失存储器(如EPCS器件)。
第2讲 QUARTUSⅡ开发软件 EDA课件-精选文档
(1) 双击桌面上的Quartus Ⅱ 6.0快捷图标， 图2.5所示的“Quartus Ⅱ”窗口。
打开如
图2.5 “Quartus Ⅱ”窗口
第4 章
原理图与宏功能模块设计
(2) 选择如图2.6所示的“File”→“New Project Wizard…”命令，
打开如图2.7所示的“New Project Wizard：Introduction”对话框。
白项目，因此暂时没有 文件需要添加。
图2.9 “New Project Wizard：Add Files[page 2 of 5]”对话框
第4 章
原理图与宏功能模块设计
(5) 在如图 2.9所示的对话框 中单击“Next” 按钮，打开如图 2.10所示的 “New Project Wizard：Family & Device Settings [page 3 of 5]”对话框。
为“hsa.bdf”，并且将文件存盘于新建项目的文件夹中。
设计输入完成！
第4 章
原理图与宏功能模块设计
(21) 在主菜单中选择“Processing”→“Start Compilation”命 令，系统对设计进行编译，同时打开“Compilation ReportFlow Summary”窗体，“Status”视图中将显示编译的进程，界 面如图2.24所示。
图2.10 “New Project Wizard： Family & Device
Settings [page 3 of 5]”对话框
第4 章
原理图与宏功能模块设计
(6) 在如图2.10所示的对话 框中的“Family”下拉列表中选 择“FLEX10K”，在“Target device”区域中选择“Specific device selected in ‘Available devices’list”单选项。然后在对 话框下方的“Available devices” 列表中选择“EPF10K10LC844”，单击“Next”按钮，打开如 图2.11所示的“New Project Wizard：EDA Tool Settings [page 4 of 5]”对话框。
最新Quartus-II使用—原理图输入步骤PPT课件
器件设计源文件必须在项目工程下打开
关闭文件：点击文件右上方“×”符或主菜单File/Close命 令
打开一个已经创建的工程
启动Quartus II后，点击File/Open Project…
（*.qpf）
三、设计输入——原理图设计输入
宏功能函数(megafunctions)库中包含很多种可直接使用的 参数化模块，基本单元符号(Primitives)库中包含所有Altera 公司的基本单元，其他库(Others)中包含与MAX+PLUS II兼 容的所有中规模器件，如常用的74系列符号。
际地刮着，使窗户随隙发出一阵阵鸣叫。
我呆呆地坐在座位上看杂志，看到了一篇关于母爱的文章，是我不禁想起了 妈妈......
以前有的晚上学习到很晚，这时，妈妈就会端来我最喜欢的绿豆汤，慈祥地
看着我，把汤一口一口喝完。然后替我整理好床，劝我早点去睡觉；有时，在 外面受了气，就在妈妈面前大发脾气，但妈妈从不计较，反而还安慰我，是我 心情好起来；以前......
3、编辑输入节点波形
时钟节点波形的输入——
在时钟节点名(如CLK)上单击鼠标右键，然后从弹出的快捷菜单中选择 “Value→Clock”命令
总线信号波形的输入——
在总线节点名上单击鼠标右键，然后选择“Value/Count Value”命令， 便可设置总线为计数输入；同时也可以通过选择“Value/Arbitrary Value” 命令，设置总线为任意固定值输入。
9．树立靶子。 写驳论文，最好是在文章的开头就先亮出对
方的谬论，并将其当做靶子深入批驳。 例如，《个人与集体》这篇文章，作者就是
先提出： 有人提出这样一种人生哲学，叫“人人为我，
也就是大家为我”，接着便具体分析这种错误的 人生观，并进行了抨击。
关闭文件：点击文件右上方“×”符或主菜单File/Close命 令
打开一个已经创建的工程
启动Quartus II后，点击File/Open Project…
（*.qpf）
三、设计输入——原理图设计输入
宏功能函数(megafunctions)库中包含很多种可直接使用的 参数化模块，基本单元符号(Primitives)库中包含所有Altera 公司的基本单元，其他库(Others)中包含与MAX+PLUS II兼 容的所有中规模器件，如常用的74系列符号。
际地刮着，使窗户随隙发出一阵阵鸣叫。
我呆呆地坐在座位上看杂志，看到了一篇关于母爱的文章，是我不禁想起了 妈妈......
以前有的晚上学习到很晚，这时，妈妈就会端来我最喜欢的绿豆汤，慈祥地
看着我，把汤一口一口喝完。然后替我整理好床，劝我早点去睡觉；有时，在 外面受了气，就在妈妈面前大发脾气，但妈妈从不计较，反而还安慰我，是我 心情好起来；以前......
3、编辑输入节点波形
时钟节点波形的输入——
在时钟节点名(如CLK)上单击鼠标右键，然后从弹出的快捷菜单中选择 “Value→Clock”命令
总线信号波形的输入——
在总线节点名上单击鼠标右键，然后选择“Value/Count Value”命令， 便可设置总线为计数输入；同时也可以通过选择“Value/Arbitrary Value” 命令，设置总线为任意固定值输入。
9．树立靶子。 写驳论文，最好是在文章的开头就先亮出对
方的谬论，并将其当做靶子深入批驳。 例如，《个人与集体》这篇文章，作者就是
先提出： 有人提出这样一种人生哲学，叫“人人为我，
也就是大家为我”，接着便具体分析这种错误的 人生观，并进行了抨击。
QuartusⅡ软件与第三方工具PPT课件
第3章 QuartusⅡ
2．基本VHDL仿真
1) 准备仿真 在进行仿真之前还应进行以下准备工作：
(1) 为本次练习新建一个目录，然后拷贝<ModelSim安装 目录>\Modeltech_5.8d\ examples目录中所有的vhd文件到该目 录下。
(2) 启动ModelSim软件，选择File→Change Directory命 令，在弹出的Choose folder对话框中设置该目录为当前工作 目录。
3.1 ModelSim软件的使用
3.1.1 ModelSim软件的主要结构 首次启动ModelSim5.8d软件，可以看到ModelSim
的主窗口，包括菜单栏、工具栏、工作区和命令行操 作区，如图3.1所示。
在工作区可以根据操作显示Project标签、Library标 签、Sim标签(显示Load Design、Hierarchical Structure) 以及Files标签；在命令行操作区，可以用命令提示符 的方式进行编译、仿真设计，同时打开其他窗口。
(3) 点击OK按钮确认，在ModelSim软件主窗口的 工作区中即增加了一个空的Project标签，同时弹出一 个Add items to the Project对话框，如图3.3所示。
第3章 QuartusⅡ 图3.3 Add items to the Project对话框
第3章 QuartusⅡ
到这一步通常就开始运行仿真、分析以及调试设 计了，不过这些工作将在后面的讲述中完成。现在， 结束仿真并关闭工程。选择Simulate→End Simulation 命令，当提示是否退出仿真时选择“是”，然后选择 File→Close→Project命令，并确定关闭当前工程。
SOPC技术基础教程第2章QuartusII开发环境的使用.ppt
•用 下 载 电 缆 ( 如 ByteBlaster II),将配置文件 下载到目标板上。硬件校验 完成后，可将新的硬件配置 文件下载到目标板上的非易 失存储器(如EPCS器件)。
处理器库
外设模块库
硬件开发
• HDL 源文件 • 测试台
编译(分析与综合、布 局布线、时序分析等)
管脚连接分配
• 用户逻辑设计 • 其它的IP模块 • SOPC Builder的
这个两过程类似传统电路设计中，将所有要使 用的芯片焊接到电路板上，然后通过PCB上的 连线将各个芯片连接起来，组成电路系统。
集成SOPC生 成的系统到 Quartus II工程
Altera的 LPM模块
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
生成系统
自定义命令 IP 模块
软件开发 Nios II IDE
GNU Tools
硬件开发使用Quartus II和SOPC Builder
2.1 SOPC开发流程和开发工具
❖ 硬件开发
• 编 译 Quartus II 工 程 ， 对 HDL文件进行布局布线，从 HDL源文件综合生成一个适 合目标器件网表，生成 FPGA配置文件(.sof)；
打开SOPC Builder 定义和生成系统
软 件 开 发 也 可 以 在 SOPC
Builder 生成系统模块后立
即进行！与传统软件开发类 似，唯一不同在于系统是自 己定制的，所受局限小！
定制指令&定 制外设逻辑
自定义的 功能模块
集成SOPC生 成的系统到 Quartus II工程
连接各 功能模块
处理器库
外设模块库
硬件开发
• HDL 源文件 • 测试台
编译(分析与综合、布 局布线、时序分析等)
管脚连接分配
• 用户逻辑设计 • 其它的IP模块 • SOPC Builder的
这个两过程类似传统电路设计中，将所有要使 用的芯片焊接到电路板上，然后通过PCB上的 连线将各个芯片连接起来，组成电路系统。
集成SOPC生 成的系统到 Quartus II工程
Altera的 LPM模块
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
生成系统
自定义命令 IP 模块
软件开发 Nios II IDE
GNU Tools
硬件开发使用Quartus II和SOPC Builder
2.1 SOPC开发流程和开发工具
❖ 硬件开发
• 编 译 Quartus II 工 程 ， 对 HDL文件进行布局布线，从 HDL源文件综合生成一个适 合目标器件网表，生成 FPGA配置文件(.sof)；
打开SOPC Builder 定义和生成系统
软 件 开 发 也 可 以 在 SOPC
Builder 生成系统模块后立
即进行！与传统软件开发类 似，唯一不同在于系统是自 己定制的，所受局限小！
定制指令&定 制外设逻辑
自定义的 功能模块
集成SOPC生 成的系统到 Quartus II工程
连接各 功能模块
第二章SOPC开发流程及QuartusII的使用ppt课件
——QuartusⅡ软件的用户界面
启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和 工程工作区等部分组成。
精选课件ppt
5
Quartus II操作基础
——QuartusⅡ软件的用户界面
标题栏中显示当 前工程的路径和 工程名。
精选课件ppt
精选课件ppt
13
Qu—ar—tu输s入I设I操计文作件基础
▪ QuartusⅡ软件的输入法有： 1）原理图输入方式、 2）文本输入方式（如VHDL、Verilog HDL） 3）AHDL输入方式、 4）模块输入方式以及 5）第三方EDA工具产生的文件以及混合使用以上几种设计
输入方法进行设计
▪ 原理图输入法 原理图输入法也称为图形编辑输入法，用QuartusⅡ原理
精选课件ppt
24
Quartus II操作基础
分步编译就是使用对应命令分步执行对应的编译环节，每完成一个 编译环节，生成一个对应的编译报告。分步编译跟全编译一样分为四步：
1、分析与综合（Analysis & Synthesis） ：设计文件进行分析和检查 输入文件是否有错误，对应的菜单命令是QuartusⅡ主窗口Process菜单 下Start\Start Analysis & Synthesis，对应的快捷图标是在主窗口的工具 栏上的 ；
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Quartus II操作基础
——QuartusⅡ软件的用户界面
工具栏中包含了常用命令的快捷图标。
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Quartus II操作基础
——QuartusⅡ软件的用户界面
资源管理窗口用于显示当前工程中所有 相关的资源文件。
启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和 工程工作区等部分组成。
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Quartus II操作基础
——QuartusⅡ软件的用户界面
标题栏中显示当 前工程的路径和 工程名。
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Qu—ar—tu输s入I设I操计文作件基础
▪ QuartusⅡ软件的输入法有： 1）原理图输入方式、 2）文本输入方式（如VHDL、Verilog HDL） 3）AHDL输入方式、 4）模块输入方式以及 5）第三方EDA工具产生的文件以及混合使用以上几种设计
输入方法进行设计
▪ 原理图输入法 原理图输入法也称为图形编辑输入法，用QuartusⅡ原理
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Quartus II操作基础
分步编译就是使用对应命令分步执行对应的编译环节，每完成一个 编译环节，生成一个对应的编译报告。分步编译跟全编译一样分为四步：
1、分析与综合（Analysis & Synthesis） ：设计文件进行分析和检查 输入文件是否有错误，对应的菜单命令是QuartusⅡ主窗口Process菜单 下Start\Start Analysis & Synthesis，对应的快捷图标是在主窗口的工具 栏上的 ；
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——QuartusⅡ软件的用户界面
工具栏中包含了常用命令的快捷图标。
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——QuartusⅡ软件的用户界面
资源管理窗口用于显示当前工程中所有 相关的资源文件。
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