dspC55xxch5 应用程序设计

时钟发生器操作状态说明（2）
D：旁路模式。PLL关闭，时钟发生器处于旁路模 式。时钟发生器中的分频器产生一个输出时钟信 号，其频率由CLKMD中的BYPASS DIV bit来定 义。执行Idle命令可使时钟发生器工作在Idle模式 （状态E）。要想改变到锁定模式，或者以其它方 式重新配置时钟发生器，可以写CLKMD 。 E：Idle模式（从旁路模式进入）。执行Idle命令 可使时钟发生器工作在Idle模式。如果从Idle模式 正确退出，时钟发生器会重新进入旁路模式 。
Chip Select Ready Output enable Read enable Write enable Byte enable A[12:0] A13 D[15:0]
DSP的EMIF接口：同步连接
CE0 CLKMEM SDRAS CS CLK RAS
SDCAS
SDWE A0 A13 A12 SDA10 A[10:1] D[15:0] BE[1:0]
时钟模式寄存器（CLKMD）
15 14 13 12 11~7
Rsvd
IAI
IOB
TEST(keep 0)
PLL MULT
R/W-0
R/W-1
R/W-00000
6~5
4
3~2
1
0
PLL DIV
PLL ENABALE
BYPASS DIV
BREAKLN
LOCK
R/W-00
R/W-0
R/W-pin
R-1
R-0
D[15:0] A[13:0] CE[3:0] BE[1:0] ARDY AOE AWE ARE SDRAS SDCAS SDWE SDA10 CLKMEM 同/异步 共享管脚
16位 EMIF
异步 管脚
同步 管脚
DSP的EMIF接口：异步连接
异步连接 CE ARDY AOE ARE AWE BE[1:0] A[13:1] A0 D[15:0]
配置时钟发生器（2）
关闭PLL，时钟发生器进入旁路模式，PLL开始琐相过程 ClearMask(pCMOD -> clkmd, CLKMD_PLLENABLE); while(ReadMask(pCMOD -> clkmd,CLKMD_LOCK)); 置CLKMD中的相应标志位 ClearMask(pCMOD -> clkmd, CLKMD_IAI); SetMask(pCMOD -> clkmd, CLKMD_IOB | CLKMD_BREAKLN); 设置倍频值和分频值 WriteMask(pCMOD -> clkmd, CLKMD_PLLDIV_1 | CLKMD_BYPASSDIV_1, CLKMD_PLLDIV_MASK | CLKMD_BYPASSDIV_MASK); WriteField(pCMOD -> clkmd, dspclk.pllmult, CLKMD_PLLMULT_MASK); 使能PLL，PLL工作在锁定模式 SetMask(pCMOD -> clkmd, CLKMD_PLLENABLE); while(!ReadMask(pCMOD -> clkmd, CLKMD_LOCK)); 输出频率＝[PLL MULT/(PLL DIV+1)]×输入时钟频率
CLKMD中重要bit的说明（2）
BREAKLN ：失琐标记。BREAKLN指示PLL是否失琐。 另外，如果要置位CLKMD，BREAKLN必须为1。0 PLL 已经失琐；1 重新琐相，或发生了一次写CLKMD。 LOCK ：锁定模式标识。LOCK表示时钟发生器是否处于 锁定模式：0 时钟发生器处于旁路模式。输出时钟信号的 频率由BYPASS DIV bit决定，或PLL正在进行琐相的过程； 1 时钟发生器处于锁定模式。PLL相位锁定，输出时钟的 频率由PLL MULT和PLLDIV决定
配置时钟发生器（4）
例：C55x的片内振荡时钟电路产生12MHz的脉冲， CPU工作频率是300MHz。通过配置时钟发生器在 锁定模式下的参数来实现倍频。 300MHz =（ PLL MULT/（PLL DIV+1）） ×12MHz 则：PLL DIV=0，PLL MULT=25
5.3 ADC简介
EGCR = 0X220;
CE01 =0X3000; CE11 = 0X1fff;
CE21 =0x1fff;
CE31 =0X1FFF; EMIRST = 0;
SDC1 =0X5958;
SDC2=0X38F; INIT = 0;}
5.2 时钟发生器
时钟发生器，它可以利用数字锁相环（DPLL）分频 或者倍频输入时钟频率（从CLKIN引脚接收），然后分 别送到CPU、外设和C55x DSP内的其他模块，以使它 们工作在所要的时钟频率。 CLKDIV 可编程分频器
EMIF支持以下类型的访问：
◆程序的访问 ◆32位数据的访问 ◆16位数据的访问 ◆8位数据的访问
DSP的EMIF接口:管脚
• 16位EMIF接口 • 支持8M×16位的地址 空间 • 通过CE[3:0]可以独立 选择四个不同的外部 扩展接口 • 支持两种接口
– 异步接口：包括SRAM、 Flash和ROM等 – 同步接口：SDRAM
配置时钟发生器（3）
时钟发生器工作在锁定模式
输出频率 =（PLL MULT/(PLL DIV+1））×输入时 钟频率
选择锁定模式频率的例子
PLL MULT 31 10 2 2 PLL DIV 0 1 2 3 输出频率 31×输入时钟频率 5×输入时钟频率 2/3×输入时钟频率 1/2×输入时钟频率
TMS320VC5509 DSP 内部集成了10位连续逼近式模 数转换器（ADC） 在一个时刻可以对最多4路模拟输入（AIN0~AIN3） 中的一个采样，并用10位数字形式表示 最大采样率为21.5kHz，适合对慢速变化的模拟信号 进行采样 使用采样保持电路来产生均匀间隔的样本 使用引脚AVDD和AVSS上的外部参考电压将转换过程 所使用的电压和系统电源电压隔离
1/4CPU时钟频率
1/6CPU时钟频率 1/8CPU时钟频率
CLKMD中重要bit的说明（1）
IAI ：退出IDLE模式后，决定时钟发生器怎样重新琐相（当 CLKMD Idle域重新激活）0 PLL锁定，与进入Idle模式前的过 程相同；1 PLL重新开始琐相过程 。 IOB ：只要相位失琐，决定时钟发生器是否初始化PLL琐相 过程。如果PLL的琐相中断：0 时钟发生器不会中断。时钟发 生器会保持在锁定模式，PLL继续输出当前的时钟信；1 时钟 发生器切换到旁路模式，并重新开始PLL的琐相过程 。 BYPASS DIV旁路模式的分频值。在旁路模式下BYPASSDIV 决定输出信号的频率。在DSP复位时，若CLKMD引脚为低， BYPASSDIV复位到00b。若为高，复位到01b（除以2）。 00b 不分频；01b二分频；10b或者11b四分频
SDRAM参数:地址（1）
地址总线
地址译码
数 据 总 线
数据读写
SDRAM参数:地址（2）
地址总线
行地址译码 列 地 址 译 码 数据读写
数 据 总 线
外部存储器接口(EMIF) 外部存储器接口（EMIF）控制DSP和外部存储器之 间的所有数据传输 EMIF为3种类型的存储器提供了无缝接口：
◆异步存储器，包括ROM、FLASH以及异步SRAM ◆同步突发SRAM（SBSRAM），工作在1倍或1/2倍CPU时钟频率 ◆同步DRAM（SDRAM），工作在1倍或1/2倍CPU时钟频率
CAS
WE BA0 BA1 A11 A10 A[9:0] D[15:0] DQMH(L)
VCC
CKE
系统初始化
• 初始化时钟 • 初始化EMIF • 初始化堆栈
ICETECK-VC5509A.GEL
hotmenu SDRAM_init()
{ EBSR = 0xa01; EGCR = 0x220;
AVSS
5.3.2 总的转换时间
总的转换时间 总的转换时间
采 样 点
采样/保持周期
转换周期 （13个转换时钟周期）
AD转换时序图
时间
ADC 时钟 =（CPU 时钟）/（CPUClkDiv+1） ADC 转换时钟 =（ADC 时钟）/（2×（ConvRateDiv+1）（必须 ≤2MHz） ADC 采样保持时间 =（1/（ADC 时钟））/（2 ×（ConvRateDiv+1+ SampTimeDiv））（必须≥40s） ADC 总的转换时间 =（ADC 采样保持时间）+（13 ×（1/（ADC 转换 时钟）））
CLKOUT输出
锁定模式(PLLENABLE=1) 输出频率＝
PLL MULT
(PLL DIV+1)
×输入时钟频率
CLKDIV=000b（系统寄存器SYSR）
CLKOUT的频率等于CPU时钟频率
CLKDIV=001b 1/2CPU时钟频率
CLKDIV=010b
CLKDIV=011b CLKDIV=100b
CLKIN CPU时钟 DSP时钟发生器
÷
CLKOUT
CPU、外设或者生器有一个时钟模式寄存器CLKMD，用来控 制和监视时钟发生器。可以通过写CLKMD中的 PLLENABLE bit，来触发两种主要的操作模式： 旁路模式 PLL（Phased-Lock Loop，琐相环）被旁路掉，输出时钟 的频率就等于输入时钟的频率除以1、2、4（由BYPASS bit装入的值来决定）。因为PLL模块被关闭了，因此这种 模式可以用来降低功耗。 锁定模式 时钟发生器既可以乘以或除以一个系数来获得期望的输出 频率，并且输出时钟相位与输入信号锁定。如果时钟模式 寄存器CLKMD中的PLLENABLE bit置位，且琐相过程已 经完成，就进入锁定模式（在琐相过程中，时钟发生器处 于旁路模式）。