计数器的VHDL设计与实现

期刊论文

—EDA课程设计

题目：计数器的VHDL设计与实现学生姓名：***

学生学号：09

专业班级：计算机科学与技术0902班指导老师：***

计数器的VHDL设计与实现

摘要：介绍了各种基本计数器的组成及其工作原理，重点研究了可变模计数器的设计与实现, 在对现有的可变模计数器的研究基础上，在Quartus 开发环境中，用VHDL语言设计一种功能更加强大的可变模计数器，它具有清零、置数、使能控制、可逆计数和可变模等功能，并且对传统的可变模计数器的计数失控问题进行研究，最终设计出一种没有计数失控缺陷的可变模计数器，并通过波形仿真和EPF10K20TI144-4系列实验箱，验证了其各项设计功能。结果表明该设计正确．功能完整。运行稳定。

关键词：VHDL；计数器；可变模计数；可逆计数

VHDL Design and Realization of Counter

Abstract：This paper analyzes all kinds of basic counter and its working principle, focus on the counter variable mode of design and implementation. In the environment of Quartus based on research of the existing module—alterable counter，a module—alterable counter with more functions，such as clear，set，enable control，reversible count，module—alterable count and so on，which is designedwith VHDL．By researching the problem of losing control existed in traditional module—alterable counter.A module—alterablecounter with no fault designed．And through the waveform simulation and EPF10K20TI144-4 series experiment box，all of the functions are verified.The resuit indicates that the counter is designed correctly，and has integral functions and stable operation．

Keywords：VHDL；counter；divided frequency impIement；reversible

引言

随着电子技术、计算机技术和EDA技术的不断发展，数字系统规模越来越大，传统的电路设计已难以适应复杂电子系统的设计要求。从而使得电子设计自动化(EDA)技术迅速发展，成为硬件电子电路设计领域中的主要设计手段。利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，

FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语言作为一种主流的硬件描述语言，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性，并在语言易读性和层次化、结构化设计方面，表现出了强大的生命力和应用潜力。

QuartusⅡ是Ahera公司在21世纪初推出的FPGA／CPLD集成开发环境，是Ahera公司前一代FPGA／CPLD集成开发环境Max+Plus 11的更新换代产品，其界面友好，使用便捷，功能强大，为设计者提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。

计数器是数字系统中使用最多的时序电路之一，不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。可变模计数器由于计数容量可以根据需要进行变化，为其广泛使用创造了便利。这里在Quartus 1I开发环境下，用VHDL 语言设计了一种具有清零、置数、使能控制、可逆计数和可变模功能的计数器。

1．基本模10计数器的设计

VHDL设计代码如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity counter10 is

port(

clk,clrn:in std_logic;

cq:out std_logic_vector(3 downto 0);

cout:out std_logic

);

end counter10;

architecture bhv of counter10 is

signal cqi:std_logic_vector(3 downto 0); begin

process(clk,cqi)

begin

if clrn='0' then

cqi<="0000";

elsif clk'event and clk='1' then if cqi<9 then

cqi<=cqi+1;

else

cqi<="0000";

end if;