华中科技大学数字逻辑实验
华中科技大学组原第一次实验报告运算器2014
课程实验报告课程名称：计算机组成原理专业班级：信息安全1203班学号：U201214xxx姓名：xxx同组成员：xxx指导教师：秦磊华报告日期：2014年4月计算机科学与技术学院原创性声明：本人郑重声明:本实验的实验报告内容，是由作者本人独立完成的。
有关观点、方法、数据和文献等的引用已在文中指出。
除文中已注明引用的内容外，本报告不包含任何其他个人或集体已经公开发表的作品成果，不存在抄袭行为。
特此声明作者（签字）：日期：年月日目录1 实验名称 (3)2 实验目的 (3)3 实验设备 (3)4 实验任务 (3)5 实验设计方案、电路实现与电路分析 (4)5.1 基本芯片介绍 (4)5.2设计方案 (4)5.3 电路实现与分析 (6)6 实验结果与分析 (10)6.1基本运算的实现 (10)6.2加法器实现减法运算 (11)6.3溢出检测 (11)7实验中碰到的问题及解决办法 (13)8收获与体会 (13)9 思考题 (14)10 参考书目 (14)1 实验名称实验名称：运算器组成实验2 实验目的1、熟悉算术逻辑运算单元74LS181的逻辑功能与基本使用方法2、掌握有符号数和无符号数的溢出检测原理及实现方法3、通过实验理解有符号数和无符号数运算的区别4、理解基于补码的加/减运算实现原理5、熟悉运算器的数据传输通路6、锻炼动手能力，和分析解决实际问题的能力3 实验设备JZYL—Ⅱ型计算机组成原理实验仪一台芯片：1：用作运算器和暂存器部件（第5部分会有相应分析）74LS181运算器芯片2片74LS373 8D锁存器3片2：用作溢出检测部件（第5部分会有相应分析）74LS04 六输入反门 1片74LS86 二输入四异或门 1片74LS10 三输入三与非门 1片74LS32二输入四或门 1片74LS08二输入四与门 1片4 实验任务自己设计一个电路和利用实验参考电路进行实验，实验要求先将多个运算数据事先存入存储器中，再由地址选中，选择不同的运算指令，进行运算，并将结果显示，还可以进行连续运算和移位，最后将最终结果写入到存储器中。
华中科技大学数字逻辑实验
数字逻辑实验报告（1）姓名：学号：班级：指导教师：计算机科学与技术学院20 年月日《数字电路与逻辑设计》实验报告数字逻辑实验报告系列二进制加法器设计预习报告《数字电路与逻辑设计》实验报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。
2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。
3、实验所用设备Logisim2.7.1软件一套。
4、实验容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。
（1）一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。
输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。
（2）一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。
输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。
（3）串行进位的四位二进制并行加法器用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。
输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（4）先行进位的四位二进制并行加法器《数字电路与逻辑设计》实验报告利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A、B3、B2、B1、B和C，五个输出S3、S2、S1、S和C4。
输入A= A3A2A1A、B= B3B2B1B和C分别为被加数、加数和来自低位的进位，输出S= S3S2S1S和Co为本位和和向高位的进位。
华中科技大学数字逻辑实验
1.输入 A=0B,B=1011B, Co=0B，理论输出 =0B,S=1011B，实际输出如图 1-7 所示，与理论结果一致
图 1-7 测试样例 1 2. 输入 A=1111B,B=1111B, Co =1B，理论输出 =1B,S=1111B，实际输出如 图 1-8 所示，与理论结果一致
图 1-1“私有”的先行进位的四位二进制并行加法器
5、实验方案设计
（1）一位二进制半加器的设计方案
设 A、B 为半加器的输入，C、S 为半加器的输出，其中 S 为本位和，C 为进 位，通过分析可知，当 A=B=0 时，C=S=0;当 A、B 中有一个为 1 时，C=0，S=1; 当 A=B=1 时，C=1,S=0.据此写出逻辑表达式:
图 1-8 测试样例 2 3. 输入 A=1100B,B=0011B, Co =1B，理论输出 =1B,S=0000B，实际输出如 图 1-9 所示，与理论结果一致
表 1-1 全加器真值表
A
B
Ci
S
Co
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
1
1
0
0
1
1
1
1
1
1
利用卡诺图化简并进行异或变换得到最简输出函数表达式为
使用 logism 做出一位二进制全加器的电路图，结果如图 1-3 所示。
图 1-3 一位二进制全加器
华中科技大学 组成原理实验报告 运算器组成实验
课程实验报告课程名称：计算机组成原理专业班级：信息安全1003班学号：U**********名：***同组成员：张源信报告日期：2012年5月计算机科学与技术学院目录一、实验名称 (3)二、实验目的 (3)三、实验设备 (3)四、实验任务 (3)五、预备知识 (4)1、运算器的相关知识 (4)2、注意事项： (4)六、设计思路、电路实现与电路分析说明 (4)1、任务分析 (4)2、设计思路 (6)3、电路实现与详细分析说明 (7)七、实验结果的记录与分析 (9)八、实验中碰到的问题及解决办法 (10)九、收获与体会 (10)十、参考书目 (11)一、实验名称实验名称：运算器组成实验二、实验目的1、掌握带累加器的运算器实验2、掌握溢出检测的原理及实现方法3、理解有符号数和无符号数运算的区别4、理解基于补码的加\减运算实现原理5、熟悉运算器的数据传输通路6、利用74181和74182以及适当的门电路和多路选择器设计一个运算，要求支持有符号数和无符号数的运算支持补码加减法运算，支持有符号数溢出检测等功能三、实验设备JZYL—Ⅱ型计算机组成原理实验仪一台芯片：74LS181运算器芯片2片74LS373 8D锁存器3片四、实验任务自己设计一个电路和利用实验参考电路进行实验，实验要求先将多个运算数据事先存入存储器中，再由地址选中，选择不同的运算指令，进行运算，并将结果显示，还可以进行连续运算和移位，最后将最终结果写入到存储器中。
五、预备知识 1、运算器的相关知识运算器是对数据进行加工处理的部件，它具体实现数据的算术运算和逻辑运算，所以又称算术逻辑运算部件，简称ALU ，它是中央处理器的重要组成部分。
计算机中的运算器结构一般都包含如下几个部分：加法器、一组通用寄存器、输入数据选择电路和输出数据控制电路等。
74LS181能执行16种算术运算和16种逻辑运算，当工作方式控制端（M ）为低电平时执行算术运算，当工作方式控制端（M ）为高电平时执行逻辑运算，运算功能由功能选择端（S0-S3）决定。
华中科技大学数字逻辑实验报告
华中科技大学计算机科学与技术双学位数字逻辑实验报告实验一组合逻辑电路的设计（第2-5页）实验二同步时许逻辑电路设计（第6-10页）实验三控制电路的设计（第10-12页）总结（第13页）学校：华中农业大学姓名：尹传林学号：2009301200906班级：植物科学技术学院植物保护专业0905班指导老师：熊自立完成时间：2011年4月4号到2011年4月23号实验一组合逻辑电路的设计一、实验目的1掌握组合逻辑电路的功能测试.2验证半加器和全加器的逻辑功能。
3学会二进制的运算规律。
二、实验器材74LS00 二输入四与非门 74LS04 六门反向器74LS08 二输入四与门 74LS10 三输入三与非门74LS86 二输入四异或门三、实验内容内容A 一位全加全减器的实现。
电路做加法还是做减法由S控制。
当s=0时做加法运算，s=1时做减法运算，当作为全加器输入信号A、B和Cin分别作为加数、被加数和低位来的进位，F1和F2为合数和向上位的进位。
当作为全减器输入信号A、B和Cin分别作为减数、被减数和低位来的借位，F1和F2为差数和向上位的借位。
内容B 舍入与检测电路的设计。
用所给定的集成电路组件设计一个多输出逻辑电路，输入为8421码.F1为四舍五入输入信号，F2为奇偶检测输出信号。
当输入的信号大于或等于（5）10时，电路输出F1=1，其他情况为0；当输入代码中含1的个数为奇数是，输出F2=1，其他情况为0.框图如图所示：四、实验步骤内容A 一位全加全减器的实现。
由要求可得如下真值表：F1的卡诺图为： F2的卡诺图为：化简得F1=A○+B○+C, F2=.由F1和F2表达式画出电路图如下：根据电路图，连接电路。
接线后拨动开关，结果如图：输入输出ABC 加法S=1 减法S=0F1 F2 F1 F20 0 0 0 0 0 00 0 1 1 0 1 10 1 0 1 0 1 10 1 1 0 1 0 11 0 0 1 0 1 01 0 1 0 1 0 01 1 0 0 1 0 01 1 1 1 1 1 1内容B 舍入与检测电路的设计。
华工 数字逻辑 实验3
华工数字逻辑实验3实验目的本实验旨在通过数字逻辑器件的应用，让学生对数字逻辑电路的设计和实现有更深入的理解。
通过完成本实验，学生可以进一步掌握计数器的原理和设计方法，掌握计数器的工作原理和应用。
实验内容本实验要求设计和实现一个4位二进制计数器，能够实现从0到15之间的循环计数。
计数器的工作方式为正向计数，即从0开始逐渐增加，当计数器达到15时，重新从0开始。
计数器的计数速度可通过外部时钟频率控制。
实验步骤步骤一：电路设计1.确定所需的元件类型和数量。
根据实验要求，我们需要使用4个D触发器和适当数量的逻辑门来设计计数器电路。
2.根据计数器的工作原理，设计电路的逻辑功能。
考虑计数器的逻辑功能，我们可以将每个D触发器的输出分别连接到下一个D触发器的时钟输入端。
3.将D触发器的时钟输入端和适当的逻辑门连接，以实现计数器的工作原理。
步骤二：电路实现1.根据设计的电路图，将所需的元件连接起来，以实现计数器的功能。
2.完成电路的布线和连接，注意检查连接的正确性。
3.确保电路输入和输出的可靠连接，以便外部信号能够正确传递到计数器。
步骤三：电路测试1.在实验台上接通电源，确保电路的正常供电。
2.使用示波器测量和观察计数器的输出波形，验证计数器的正常工作。
3.使用示波器观察和测量时钟信号的频率，确保计数器的计数速度符合要求。
实验结果经过实验验证，所设计的4位二进制计数器能够正常工作，并根据外部时钟信号实现从0到15的循环计数。
通过示波器观察和测量计数器的输出波形，可以清楚地看到计数器的工作状态，实现了预期的功能。
实验总结通过本实验，我深入学习了数字逻辑电路的设计和实现方法。
通过实际动手设计和搭建电路，我对计数器的工作原理和应用有了更深入的理解。
在实验过程中，我发现了一些问题和挑战。
例如，电路连接错误会导致计数器不能正常工作，需要仔细检查和排除问题。
另外，时钟信号的频率控制也是一个关键的问题，需要确保时钟频率满足实验要求。
华工 数字逻辑 实验3
华工数字逻辑实验3实验目的本实验旨在通过实践学习数字逻辑电路中的组合逻辑电路设计和实现。
实验要求学生能够掌握组合逻辑电路的基本原理和设计方法，并能够熟练地使用逻辑门和信号发生器进行电路搭建和测试。
实验原理在数字逻辑电路中，组合逻辑电路是由逻辑门和逻辑门之间的连线组成的。
逻辑门是实现逻辑函数的基本元件，其输入输出关系可以用真值表来表示。
通过组合逻辑电路的设计和搭建，可以实现各种逻辑功能。
本实验中，我们将学习并实践以下几个实验题目： 1. 实现一个4位二进制加法器电路 2. 实现一个4位比较器电路 3. 实现一个4位移位寄存器电路实验设备和材料1.数字电路实验箱2.逻辑门芯片：AND、OR、XOR、ADD、SHIFT3.4位数码管实验步骤实验题目1：4位二进制加法器电路步骤1：设计电路的逻辑功能4位二进制加法器电路的逻辑功能是将两个4位二进制数相加，并输出相加结果。
步骤2：搭建电路根据逻辑功能设计，搭建4位二进制加法器电路。
使用AND、OR、XOR芯片搭建逻辑门，使用ADD芯片实现加法器功能。
步骤3：测试电路连接信号发生器和电路输入，设置合适的输入信号，观察电路输出结果。
实验题目2：4位比较器电路步骤1：设计电路的逻辑功能4位比较器电路的逻辑功能是比较两个4位二进制数的大小，并输出比较结果。
步骤2：搭建电路根据逻辑功能设计，搭建4位比较器电路。
使用AND、OR、XOR芯片搭建逻辑门。
步骤3：测试电路连接信号发生器和电路输入，设置合适的输入信号，观察电路输出结果。
实验题目3：4位移位寄存器电路步骤1：设计电路的逻辑功能4位移位寄存器电路的逻辑功能是将输入的4位二进制数向左/右移位，并输出结果。
步骤2：搭建电路根据逻辑功能设计，搭建4位移位寄存器电路。
使用AND、OR、XOR芯片搭建逻辑门，使用SHIFT芯片实现移位功能。
步骤3：测试电路连接信号发生器和电路输入，设置合适的输入信号，观察电路输出结果。
实验结果分析与结论实验题目1：4位二进制加法器电路通过测试电路，我们可以得到4位二进制加法器电路的正确输出结果。
华中科技大学数字逻辑试卷
华中科技大学计算机学院《数字电路与逻辑设计》试卷A （闭卷）班级 学号 姓名 成绩一．单项选择题（每题1分，共10分）1．表示任意两位无符号十进制数需要（ ）二进制数。
A ．6B ．7C ．8D ．9 2．余3码10001000对应的2421码为（ ）。
A ．01010101 B.10000101 C.10111011 D.11101011 3．补码1．1000的真值是（ ）。
A ． +1.0111 B. -1.0111 C. -0.1001 D. -0. 1000 4．标准或-与式是由（ ）构成的逻辑表达式。
A ．与项相或 B. 最小项相或 C. 最大项相与 D.或项相与 5.根据反演规则，()()E DE C C A F ++⋅+=的反函数为（ ）。
A. E )]E D (C C [A F ⋅++=B. E )E D (C C A F ⋅++=C. E )E D C C A (F ⋅++=D. E )(D A F ⋅++=E C C6．下列四种类型的逻辑门中，可以用（ ）实现三种基本运算。
A. 与门B. 或门C. 非门D. 与非门7． 将D 触发器改造成T 触发器，图1所示电路中的虚线框内应是（ ）。
图1A. 或非门B. 与非门C. 异或门D. 同或门8．实现两个四位二进制数相乘的组合电路，应有（ ）个输出函数。
A ． 8 B. 9 C. 10 D. 11 9．要使JK 触发器在时钟作用下的次态与现态相反，JK 端取值应为（ ）。
A ．JK=00 B. JK=01 C. JK=10 D. JK=11 10．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ ）个异或门。
A ．2 B. 3 C. 4 D. 5二．判断题（判断各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改正。
每题2分，共10分）1．原码和补码均可实现将减法运算转化为加法运算。
（ ）2．逻辑函数7),M(1,3,4,6,C)B,F(A,∏=则m(0,2,5)C)B,(A,F ∑=。
华中科技大学数字逻辑实验小设计说明
数字电路与逻辑设计课程小设计题目：简单运算器运算电路设计专业：计算机科学与技术班级：CS1409学号：U201414813姓名：唐礼威指导教师：徐老师一、设计题目每位同学自选下列题目之一。
（1）时序信号发生器设计（2）地址译码电路设计（3）自选（容要求参见（1）、（2））二、设计容要求2.1、简单运算器设计用Verilog实现一个满足设计要求的简单运算器的运算电路。
2.1.1设计要求设计一个能实现两种算术运算和两种逻辑运算的4 位运算器。
参加运算的4 位二进制代码分别存放在4个寄存器A、B、C、D 中，要求在选择变量控制下完成如下4种基本运算：（1）实现A加B，显示运算结果并将结果送寄存器A；（2）实现A减B，显示运算结果并将结果送寄存器B；（3）实现A与C，显示运算结果并将结果送寄存器C；（4）实现A异或D，显示运算结果并将结果送寄存器D。
2.1.2 功能描述根据设计要求，为了区分4种不同的运算，需设置2个运算控制变量。
设运算控制变量为S1 和S O，可列出运算器的功能，如表1所示。
根据功能描述可得出运算器的结构框图，如图1所示。
整个电路可由传输控制电路、运算电路、显示电路3部分组成。
简单运算功能说明表运算器的结构框图由简单运算器的结构图可知其由传输控制电路、运算电路和运算结果显示电路三个大部分构成，其中运算电路又由算术运算电路、逻辑运算电路构成。
这次设计主要是利用Verilog语言设计运算器中运算电路部分。
2.1.3 电路设计运算电路的逻辑电路图如下：由运算电路的逻辑电路图可以看出运算器中的逻辑关系，运算器主要由一片74LS283芯片和4个寄存器及8个异或门和4个与门构成。
由运算电路逻辑电路图可以初步构思设计个子模块的功能。
但是仅有运算电路的逻辑电路图还不够，还需要整体运算器的逻辑电路图才能确定各个子模块的输入与输出关系。
运算电路的完整逻辑电路图如下：可以看到运算电路逻辑图只是其中一部分，其中74LS283芯片功能为超前进位的全加器，可以将它设计为一个加法器模块。
数字逻辑(第二版) 华中科技大学出版社(欧阳星明)版数字逻辑答案第七章
习 题 七1. 用4位二进制并行加法器设计一个实现8421码对9求补的逻辑电路。
解答设8421码为B 8B 4B 2B 1 ，其对9的补数为C 8C 4C 2C 1 ,关系如下：相应逻辑电路图如图1所示。
图 12. 用两个4位二进制并行加法器实现2位十进制数8421码到二进制码解答设两位十进制数的8421码为D 80D 40D 20D 10D 8D 4D 2D 1 ，相应二进制数为B 6B 5B 4B 3B 2B 1B 0，则应有B 6B 5B 4B 3B 2B 1B 0 = D 80D 40D 20D 10×1010＋D 8D 4D 2D 1，运算如下：× D 80 1D 40 0 D 20 1 D 10 0 ＋ D 80 D 40 D 80 D 20D 40 D 10 D 8D 20D 4 D 10D 2 D 1B 6B 5B 4 B 3B 2B 1B 0据此，可得到实现预定功能的逻辑电路如图2所示。
图 23. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法解答分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的范围为0000～10011(0～19,19=9+9+最低位的进位)。
因为题目要求运算的结果也是D 8 D 10D 2D 10 D 18421码，因此需要将二进制并行加法器输出的二进制数修正为8421码。
设输出的二进制数为FC 4 F 4 F 3 F 2 F 1，修正后的结果为'1'2'3'4'4F F F F FC ，可列出修正函数真值表如表1所示。
根据表1写出控制函数表达式，经简化后可得：据此，可画出逻辑电路图如图3所示。
图34. 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。
解答假定采用T4138和与非门实现给定函数功能，可将逻辑表达式变换如下：逻辑电路图如图4所示。
华中科技大学数字逻辑实验
数字逻辑实验报告（1）数字逻辑实验1一、系列二进制加法器设计50% 二、小型实验室门禁系统设计50% 总成绩姓 名： 学 号： 班 级： 指 导 教 师：计算机科学与技术学院 20 年 月 日评语：（包含：预习报告内容、实验过程、实验结果及分析）教师签名数字逻辑实验报告系列二进制加法器设计预习报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。
2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。
3、实验所用设备软件一套。
4、实验内容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。
（1）一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。
输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。
（2）一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。
输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。
（3）串行进位的四位二进制并行加法器用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。
输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（4）先行进位的四位二进制并行加法器利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A、B3、B2、B1、B和C，五个输出S3、S2、S1、S和C4。
华中科技大学电子线路实验报告集成逻辑门特性的测试
图3
3
图4 2．TTL 与非门的电压传输特性 利用电压传输特性不仅能检查和判断与非门的好坏，还可以从传输特性上直接读出其主 要静态参数，如 Voh , Vol, Von 和 Vnl.传输特性的测试电路图如下 b 所示。 从图 a 中可知： 开门电平电压 Von：是保证输出为标准低电平电压 Vsl 时，允许的最小输入高电平电压 值。一般 Von<1.8V. 开门电平电压 Voff：是保证输出为标准高电平电压 Vsh 时， 允许的最大输入低电平电压 值。 高电平噪声容限 Vnh: Vnh=Vsh- Von=2.4V-Von 低电平噪声容限 Vnl=Voff-Vsl=Voff-0.4v
6
二.实验元器件
类型 集成电路 型号（参数） 74S00L 74L03 74LS86 74LS125 电阻 电位器 电容 5.1kΩ，1 kΩ 500Ω,100Ω 1kΩ 0.01μF 0.1μF 数量 1片 1片 1 片； 1 片； 各 1 只； 各1只 1只 1只 1只
三.实验原理及参考电路
1.TTL 与非门的主要参数 TTL 与非门具有较高的工作速度，较强的抗干扰能力，较大的输出幅度和负载能力等优 点，因而得到了广泛的应用。 （1）输出高电平电压 VOH 输出高电平电压时指与非门有一个以上输入端接地或接低电平电压值。空载时，VoH 必 须大于标准低电平电压（VSH=2.4V）,接有拉电流负载时 VoH 下降。测试 voH 的电路如图 1 所示。
图1 （2）输出低电平电压 voL
2
输出低电平电压是指与非门的所有输入端接地或接高电平时的输出电平电压值。VoH 必须低于标准低电平电压（VsH=0.4V）,接有拉电流负载时 VoH 上升。测试 vol 的电路如图 2 所示。
华中科技大学计算机学院数字逻辑第一次实验报告
数字逻辑实验报告姓名:专业班级:学号:指导老师：完成时间：实验一：组合逻辑电路的设计一、实验目的：1． 掌握组合逻辑电路的功能测试。
2． 验证半加器和全加器的逻辑功能 3． 学会二进制的运算规律。
二、实验器材：二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。
三、实验A 内容：内容A ：全加全减器 实验要求：一位全加/全减法器，如图所示：四、实验A 步骤：按照所给定的实验要求填写出F1，F2理论上的真值表。
1.给出该实验的真值表：SCo2.根据真值表给出F1和F2的卡诺图：3. 根据逻辑表达式作出电路的平面图：4.记录实验结果如以下表格五、实验B内容：内容B：舍入与检测电路的设计：实验要求：用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。
当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。
当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。
该电路的框图如下所示：（1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。
（2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。
六、实验B步骤：1.按照所给定的逻辑电路画出真值表2.根据真值表给出F1和F2的卡诺图。
3.根据逻辑表达式画出电路的平面图：1．检查导线和芯片是否完好无损坏，根据电路图和逻辑表达式连接电路。
2．波动开关输入8421代码，观察显示灯的状况并填写出实际的F1，F2取值表，并与理论值相对比，确定电路连接是否正确。
4.记录实验结果如以下表格七、回答思考题：1.化简包含无关条件的逻辑函数时应注意什么？答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中的无关项是令其值为1还是为0，并不影响函数的实际逻辑功能。
数据通路组成实验
实验名称数据通路组成实验成绩实验日期2014.11.14第3次试验指导老师陈国平专业计科班号1202组别学生姓名唐海军047同组学生实验报告内容：一、实验目的1.进一步熟悉计算机的数据通路。
2.将双端口通用寄存器堆和双端口存储器模块连接，构成新的数据通路。
3.掌握数字逻辑电路中的一般规律，以及排除故障的一般原则和方法。
4.锻炼分析问题和解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。
二、实验设备1.TEC-5计算机组成原理实验系统1台2.逻辑测试笔一支（在TEC-5实验台上）3.双踪示波器一台（公用）4.万用表一只（公用）三、实验电路数据通路实验电路图如图3.3所示。
它是将双端口存储器模块和双端口通用寄存器堆模块连接在一起形成的。
存储器的指令端口(右端口)不参与本次实验。
通用寄存器堆连接运算器模块，本次实验涉及其中的DR1。
由于双端口存储器是三态输出，因而可以直接连接到DBUS上。
此外，DBUS还连接着通用寄存器堆。
这样，写入存储器的数据由通用寄存器提供，从RAM中读出的数据也可以放到通用寄存器堆中保存。
本实验的各模块在以前的实验中都已介绍，请参阅前面相关章节。
注意实验中的控制信号与模拟它们的二进制开关的连接。
华中科技大学武昌分校实验报告实验名称成绩实验日期第次试验指导老师专业班号组别学生姓名同组学生实验报告内容：性，则可以往前一级查找。
常见的布线错误是漏线和布错线。
漏线的情况往往是输入端未连线或浮空。
浮空输入可用三状态逻辑测试笔或电压表检测出来。
对于设计错误，需要在设计中加以留心和克服。
首先要遵循的一个原则是：为使系统可靠的工作，从系统的初始状态开始，应该把线路置于信号的稳定电平上，而不是置于信号的前沿或后沿；其次没有出口的悬空状态是不允许存在的；另外设计中应当避免静态和动态的竞争冒险；最后，为便于维修，设计中应考虑把系统设计成具有单步工作的能力。
常见的设计错误包括对于中小规模集成电路中不用的输入端的接法。
数字逻辑实验报告完整版
华中科技大学计算机学院数字逻辑实验报告实验一组合逻辑电路的设计实验二同步时许逻辑电路设计实验三：异步时序逻辑电路设计姓名：学号：班级：指导老师：完成时间：实验一组合逻辑电路的设计一、实验目的1掌握组合逻辑电路的功能测试.2验证半加器和全加器的逻辑功能。
3学会二进制的运算规律。
二、实验器材74LS00 二输入四与非门、74LS04 六门反向器、74LS10 三输入三与非门、74LS86 二输入四异或门、74LS73 负沿触发JK触发器、74LS74 双D触发器。
三、实验内容内容A 一位全加全减器的实现。
电路做加法还是做减法由S控制。
当s=0时做加法运算，s=1时做减法运算，当作为全加器输入信号A、B和Cin分别作为加数、被加数和低位来的进位，F1和F2为合数和向上位的进位。
当作为全减器输入信号A、B和Cin分别作为减数、被减数和低位来的借位，F1和F2为差数和向上位的借位。
内容B 舍入与检测电路的设计。
用所给定的集成电路组件设计一个多输出逻辑电路，输入为8421码.F1为四舍五入输入信号，F2为奇偶检测输出信号。
当输入的信号大于或等于（5）10时，电路输出F1=1，其他情况为0；当输入代码中含1的个数为奇数是，输出F2=1，其他情况为0.框图如图所示：四、实验步骤内容A 一位全加全减器的实现。
由要求可得如下真值表：F1的卡诺图为： F2的卡诺图为：化简得F1=A○+B○+C, F2=.由F1和F2表达式画出电路图如下：根据电路图，连接电路。
接线后拨动开关，结果如图：内容B 舍入与检测电路的设计。
由题意，列出真值表如图：化简卡诺图得F1=, F2=A ○+B ○+C ○+D.由此画出电路图如下：按照所示的电路图连接电路，将电路的输出端接实验台的开关，通过拨动开关输入8421代码，电路输出接实验台显示灯。
每输出一个代码后观察显示灯，并记录结果如下表：接开关接灯五、试验体会1、化简包含无关变量的逻辑函数时，，由于是否包含无关项以及对无关项是令其值为1为0并不影响函数的实际逻辑功能，因此在化简时，利用这种任意性可以使逻辑函数得到更好的化简，从而使设计的电路得到更简2、多输出函数的组合逻辑电路，因为各函数之间往往存在相互联系，具有某些共同部分，因此应当将它们当做一个整体来考虑，而不应该将其截然分开。
华中科技大学数字逻辑实验
标准文档数字逻辑实验报告（1）姓名：学号：班级：指导教师：计算机科学与技术学院20 年月日《数字电路与逻辑设计》实验报告数字逻辑实验报告系列二进制加法器设计预习报告《数字电路与逻辑设计》实验报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。
2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。
3、实验所用设备Logisim2.7.1软件一套。
4、实验内容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。
（1）一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。
输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。
（2）一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。
输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。
（3）串行进位的四位二进制并行加法器用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。
输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（4）先行进位的四位二进制并行加法器《数字电路与逻辑设计》实验报告利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A、B3、B2、B1、B和C，五个输出S3、S2、S1、S和C4。
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（5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确 性
将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有” 库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图 1-1 所示。
S3 S2 S1 S0
C4 四位二进制并行加法器 C0
A3 A2 A1 A0 B3 B2 B1 B0
其中高位的 即为其相邻低位的 ，因此电路从最低位开始运算，得到本进位 以
及本位后进行次低位的运算，以此类推，直到运算到最高位。设输入
、
和 分别为被加数、加数和来自低位的进位，输出 本位和和向高位的进位。
和为
使用 logism 做出串行进位的四位二进制并行加法器的电路图，结果如图 1-4 所示。
图 1-4 串行进位的四位二进制并行加法器
（4）先行进位的四位二进制并行加法器的设计方案 串行进位的并行加法器高位的运算需要低位的运算结果参与，因此运算速度 较慢，需对其进行优化。由全加器的逻辑表达式可知第 i 位的进位输出函数 及 本位和函数 的表达式为
当第 i 位被加数 Ai 和 Bi 均为 1 时，有 Ci=1，定义
为进位产生函
数。当
图 1-8 测试样例 2
3. 输入 A=1100B,B=0011B, Co =1B，理论输出 =1B,S=0000B，实际输出如 图 1-9 所示，与理论结果一致
图 1-9 测试样例 3 4. 输入 A=0100B,B=1001B, Co =1B，理论输出 =0B,S=1110B，实际输出如 图 1-10 所示，与理论结果一致
1000
0111
1001
1000
1010
1001
1011
1010
1100
1011
1101
1100
1110
1101
1111
1110
利用卡诺图化简得到
ddd1dd10
d
d
d
1
0
0
0
0
1
1
1
1
d
d
d
0
d
d
0
1
d
d
d
0
d
0
1
1
d
d
d
0
d
d
0
1
d
d
d
0
0
1
1
1
d
d
d
0
d
d
0
1
d
d
d
（2）一位二进制全加器
设计一个一位二进制全加器，电路有三个输入 A、B 和 Ci，两个输出 S 和 Co。 输入 A、B 和 Ci 分别为被加数、加数和来自低位的进位，输出 S 和 Co 为本位和
和向高位的进位。 （3）串行进位的四位二进制并行加法器
用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器， 电路有九个输入 A3、A2、A1、A0、B3、B2、B1、B0 和 C0，五个输出 S3、S2、S1、 S0 和 C4。输入 A= A3A2A1A0、B= B3B2B1B0 和 C0 分别为被加数、加数和来自低 位的进位，输出 S= S3S2S1S0 和 Co 为本位和和向高位的进位。
Q Q Q Q n+1 n+1 n+1 n+ 3210
Q3
Q2
Q1
Q0
C3
D
C2
D
C1
D
C0
D
1
U
0
3
2
1
0
01 0000
0001
d
d
d
1
0001
0010
d
d
1
0
0010
0011
d
d
d
1
0011
0100
d
1
0
0
0100
0101
d
d
d
1
0101
0110
d
d
1
0
0110
0111
d
d
d
1
0111
1000
1
使用 logism 做出一位二进制半加器的电路图，结果如图 1-2 所示。
图 1-2 一位二进制半加器
（2）一位二进制全加器的设计方案
设 A、B、 为全加器的输入，S、 为输出，其中，A、B 和 分别为被加数、
加数和来自低位的进位，输出 S 和 为本位和和向高位的进位，据此可以列出全
加器的真值表如表 1-1 所示。
使用 logisim 软件对小型电路进行虚拟实验仿真，除逻辑门、触发器、7 段 数码显示管外，不能直接使用 logisim 提供的逻辑元件库，具体要求如下。
（1）设计一个四位二进制可逆计数器电路并进行封装和验证它的正确性 用 D 触发器设计一个四位二进制可逆计数器，并进行封装。该计数器有一个 清零端 CLR、一个累加计数脉冲端 CPU（输入刷卡进入请求）、一个累减计数脉冲 端 CPD（输入刷卡离开请求），四个计数输出端 QDQCQBQA 记录当前实验室人数。 将设计好的 4 位二进制可逆计数器进行封装，生成一个“私有”库元件，以 便后续实验使用，4 位二进制可逆计数器逻辑符号参见图 2-1 所示。
表 1-1 全加器真值表
A
B
Ci
S
Co
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
利用卡诺图化简并进行异或变换得到最简输出函数表达式为
使用 logism 做出一位二进制全加器的电路图，结果如图 1-3 所示。
图 1-3 一位二进制全加器
（3）串行进位的四位二进制并行加法器的设计方案 串行进位的四位二进制并行加法器可以由四个一位二进制全加器级联构成，
1101
1011
1101
1110
1100
1110
1111
1101
1111
0000
1110
根据表 2-1 所示状态表，采用 D 触发器，可确定在输入脉冲作用下的状态转
移关系和激励函数真值表，如表 2-2 所示。
表 2-2 状态转移关系及激励函数真值表
输入 现态
次态
状态跳变
激励函数
CPDCP
Q3Q2Q1Q
（4）先行进位的四位二进制并行加法器
利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入 A3、A2、A1、A0、B3、B2、B1、B0 和 C0，五个输出 S3、S2、S1、S0 和 C4。输入 A= A3A2A1A0、B= B3B2B1B0 和 C0 分别为被加数、加数和来自低位的进位，输出 S= S3S2S1S0 和 Co 为本位和和向高位的进位。
（4）设计当实验室满员时，门禁“不”动作，系统报警提示满员的电路 当实验室满员时，在累加计数脉冲端 CPU 输入刷卡进入请求，计数输出端数 据保持不变，门禁“不”动作，系统报警提示满员。当实验室空时，逻辑上不会 有实验室内累减计数脉冲端 CPD 输入刷卡离开请求。为防止信号干扰，在计数输 出为 0 时，若 CPD 端有脉冲，也应使计数输出端数据保持不变，门禁“不”动作， 但不用报警。
图 2-2 封装后的小型实验室门禁系统
5、实验方案设计
（1）设计一个四位二进制可逆计数器电路
经分析采用异步时序逻辑电路，根据题意列出四位二进制可逆计数器的二进
制状态表如表 2-1 所示.
表 2-1 四位二进制可逆计数器的二进制状态表
现态 Q3Q2Q1Q0 0000
次态 Q Q Q Q n+1 n+1 n+1 n+1 3210
图 1-1“私有”的先行进位的四位二进制并行加法器
5、实验方案设计
（1）一位二进制半加器的设计方案 设 A、B 为半加器的输入，C、S 为半加器的输出，其中 S 为本位和，C 为进 位，通过分析可知，当 A=B=0 时，C=S=0;当 A、B 中有一个为 1 时，C=0，S=1; 当 A=B=1 时，C=1,S=0.据此写出逻辑表达式:
通过以上实验的设计、仿真、验证 3 个训练过程使同学们掌握小型电路系统 的设计、仿真、调试方法以及电路模块封装的方法。
3、实验所用设备
软件一套。
4、实验内容
设计场景：某小型保密实验室需要安装一个门禁系统，用于监测、控制和显 示该实验室内上班人数，该实验室只有一个门，最多只能容纳 15 人。假设员工 进出实验室都要刷校园卡，并且保证一次刷卡后有且只有一人能进出。实验室空 置时人数显示为 0，刷卡进入时实验室人数加 1，刷卡离开时实验室人数减 1。 当实验室满员时，还有员工在门外刷卡进入时，门禁系统“不”动作，系统报警 提示满员。
CPU
CPD
0001
1111
0001
0010
0000
0010
0011
0001
0011
0100
0010
0100