四位二进制数据比较器
组合逻辑电路7、8、9节
4.7比较器导读:在这一节中，你将学习：⏹数值比较器的概念⏹一位数值比较器电路⏹集成数值比较器及应用用来完成两个二进制数A、B大小比较的逻辑电路称为数值比较器，简称比较器。
其比较结果有A>B、A<B、A=B 三种情况。
4.7.1 1位数值比较器一位数值比较器是比较器的基础。
它只能比较两个一位二进制数的大小，图4-57所示为一个一位二进制比较器，可以通过分析得到它的输出逻辑表达式为：BA L=1；BAL=2；BABAABBAL+=+=3由输出逻辑表达得1位数值比较器的真值表如表4-24所示。
图4-57 1位二进制比较器表4-24 1位数值比较器的真值表由真值表可知，将逻辑变量A，B的取值当作二进制数，当A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。
4.7.2 集成数值比较器多位数值比较器的设计原则是先从高位比起,高位不等时，数值的大小由高位确定。
若高位相等,则再比较低位数,比较结果由低位的比较结果决定。
常用的集成数值比较器有4位数值比较器74LS85，其功能表如表4-25所示，从表4-25中可看出：表4-25 74LS85功能表真值表中的输入变量包括八个比较输入端A 3、B 3、A 2、B 2、A 1、B 1 、A 0、B 0和三个级联输入端A ＇>B ＇、A ＇<B ＇和A ＇=B ＇。
级联输入端是为了便于输入低位数比较结果，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器。
3个输出信号 L 1(A ＞B )、L 2(A ＞B )、和L 3(A ＝B )分别表示本级的比较结果。
74LS85的逻辑图和引脚图如图4-58所示。
图4-58 74LS85的逻辑图和引脚图4.7.3 集成数值比较器应用举例数值比较器就是比较两个二进制数的大小，如果二进制数的位数比较多，就需将几片数值比较器连接进行扩展，数值比较器的扩展方式有并联和串联两种。
图4-59为两片四位二进制数值比较器串联扩展为八位数值比较器。
第3章习题答案
思考题：题3.1.1 组合逻辑电路在结构上不存在输出到输入的 ，因此 状态不影响 状态。
答：反馈回路、输出、输入。
题3.1.2 组合逻辑电路分析是根据给定的逻辑电路图，而确定 。
组合逻辑电路设计是根据给定组合电路的文字描述，设计最简单或者最合理的 。
答：逻辑功能、逻辑电路。
题3.2.1 一组合电路输入信号的变化顺序有以下三种情况，当 时，将可能出现竞争冒险。
（A ）00→01→11→10 （B ）00→01→10→11 （C ）00→10→11→01 答：B题3.2.2 清除竞争冒险的常用方法有（1）电路输出端加 ；（2）输入加 ；（3）增加 。
答：电容，选通脉冲，冗余项。
题3.2.3 门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。
（ ） 答：×题3.2.4 根据毛刺产生的方向，组合逻辑的冒险可分为 冒险和 冒险。
答：1型、0型。
题3.2.5 传统的判别方法可采用 和 法来判断组合电路是否存在冒险。
答：代数法、卡诺图。
题3.3.1 进程行为之间执行顺序为 ，进程行为内部执行顺序为 。
答：同时、依次。
题3.3.2 行为描述的基本单元是 ，结构描述的基本单元是 。
答：进程、调用元件语句。
题3.3.3 结构体中的每条VHDL 语句的执行顺序与排列顺序 。
答：无关题3.4.1串行加法器进位信号采用 传递，而并行加法器的进位信号采用 传递。
（A ）超前，逐位 （B ）逐位，超前 （C ）逐位，逐位 （D ）超前，超前 答：B题3.4.2 一个有使能端的译码器作数据分配器时，将数据输入端信号连接在 。
答：使能端题 3.4.3 优先编码器输入为70I I -（0I 优先级别最高），输出为2F 、1F 、0F （2F 为高位）。
当使能输入00,651====I I I S 时，输出012F F F 应为 。
答：110题3.4.4 用4位二进制比较器7485实现20位二进制数并行比较，需要 片。
4位2进制密码锁——甘骏
数字电路自主设计报告4位2进制密码锁设计院系：英才实验学院班级： 29001040学号： 2900104007姓名：甘骏指导教师：胡剑浩2011年7月1日设计背景：数字电路的核心思想主要分为两部分：时序和逻辑。
我们做的课程设计，以及我做的前几个自主设计主要都是基于时序部分的，对逻辑门电路的理解及应用几乎没有涉及。
所以这次我想尝试用逻辑门电路制作一个4位2进制密码锁，以加深对逻辑门电路知识的理解。
本次设计不用到FPGA及VHDL语言设计，只用到简单得逻辑门电路和74LS85芯片。
设计要求：设计一个保险箱用的4位数字代码锁，该锁有规定的地址代码A、B、C、D4个输入端和一个开箱钥匙孔信号E的输入端，锁的密码由实验者自编。
当用钥匙开箱时，如果输入的4个代码正确，保险箱被打开；否则，电路将发出警报（可用发光二极管亮表示）。
1、设计分析对输入的地址A、B、C、D的值与对应的保险箱的4位密码进行比较，如果输入值与密码相等，则输出“Y=1”，此时密码锁打开，否则输出“Y=0”。
且输出“Y=0”的时候电路发生警报，即二极管发光。
对输入与密码的比较有两种方式，可以直接用异或门进行比较，也可以用数值比较器进行比较，开箱钥匙信号E 作为使能端，当E=1时，有正确的输出，E=0时，电路无有效输出。
2、设计原理图及芯片（1）异或逻辑实现异或门功能为：当两个输入相同时输出为“0”，当两输入不同时输出为“1”，所以异或门可以用来判断1位二进制代码是否相同。
下图为异或逻辑实现原理图：输入A 输入B 输出Y0 0 00 1 11 0 11 1 0其中，A,B,C,D为地址输入，K3到K0为密码可根据需要改变的值得到不同的密码，W1为报警信号（接LED二极管），Y1为开锁信号。
（2）使用数值比较器CT74LS85芯片实现a）芯片资料：CT74LS85，位4位二进制比较器，其工作原理为：两个输入二进制数和，进行比较时从高位到低位逐一进行比较，如，当时，A>B;当时，A<B，以此类推。
4位数值比较器设计教学资料
4位数值比较器设计电子技术课程设计报告题目： 4位数值比较器设计学生姓名：学生学号：年级：专业：班级：指导教师：机械与电气工程学院制2016年11月4位数值比较器设计机械与电气工程学院：自动化专业1.课程设计的任务与要求1.1 课程设计的任务采用Multisim 12.0软件实现4位数值比较器的设计与仿真。
1.2 课程设计的要求（1）设计一个4位数值比较器的电路，对两个4位二进制进行比较。
（2）采用74Ls85集成数值比较器。
（3）要有仿真效果及现象或数据分析。
2.四位数值比较器设计方案制定2.1 四位数值比较器工作的原理对两个4位二进制数A3A2A1A0与B3B2B1B0进行比较。
从A的最高位A3和B的最高位B3进行比较，如果他们不相等，则该位的比较结果可以作为两数的比较结果。
若最高位A3=B3，则再比较次高位A2=B2，余此类推。
如果两数相等，那么，必须将进行到最低位才能得到结果。
可以知道：FA>B=FA3>B3+FA3=B3FA2>B2+FA3=B3FA2=B2FA1>B1+FA3=B3FA2=B2FA1=B2FA0 >B0+FA3=B3FA2=B2FA1=B1FA0=B0IA>B （2-1）FA<B=FA3<B3+FA3=B3FA2<B2+FA3=B3FA2=B2FA1<B1+FA3=B3FA2=B2FA1=B2FA0<B0+FA3=B3FA2=B2FA1=B1FA0=B0IA<B （2-2）FA=B=FA3=B3FA2=B2FA1=B1FA0=B0IA=B （2-3）IA>B 、IA<B 和IA=B 称为扩展输入端，是来自地位的比较结果。
扩展输入端与其他数值比较器的输出连接，以便组成位数更多的书值比较器。
若仅对4位数进行比较时，IA>B 、IA<B 、IA=B 进行适当处理，IA>B=IA<B=0,IA=B=1。
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
组合逻辑电路的设计和逻辑功能验证
组合逻辑电路的设计和逻辑功能验证一、实验目的1．控制组合逻辑电路的设计主意。
2．学会使用集成电路的逻辑功能表。
二、实验仪器及材料1．数字电路实验箱、双踪示波器、数字万用表。
2．元器件：双输入与门CD4081 1片四异或门CD4070 2片四位数值比较器CD4063 1片三、注重事项及说明1．CMOS门电路的电源电压为+3V—+15V，有些可达18V，实验前应先验证或调节准确，才可给门电路通电，本实验可选+5V供电。
2．门电路的输出端不可直接并联，也不可直接联连电源+5V和电源地，否则将造成门电路永远性损坏。
3．CMOS集成电路的多余输入端不可悬空。
4．实验时应仔细检查，仅当各条联线所有准确无误时，方可通电。
四、实验内容、原理及步骤（1）设计一个一位比较器（大、同、小）的组合电路并验证其逻辑功能。
（2）验证四位数值比较器的逻辑功能。
（3）设计一个八位二进制奇偶检测器的组合电路并验证其逻辑功能。
（4）设计一个两位二进制数比较器（大、同、小）的组合电路（选做）。
CD4081为四双输入与门；CD4070为四异或门，CD4063为四位数值比较器，它们均为CMOS集成电路。
图4-1为上述三种集成电路的引脚功能描述。
第1 页/共5 页图 6-11．一位（大、同、小）比较器的设计及其逻辑功能的验证 ① 按照命题要求列真值表设A 、B 为两个二进制数的某一位，即比较器的输入，M 、 G 、L 为比较器的输出，分离表示两个二进制数比较后的大、同、小结果，其逻辑功能真值表见表4.1。
② 写表达式按照表4.1的真值表，并为了减少门电路的种类，我们做如下的运算： 同 B A B A B A AB B A G ⊕=+=+= 大 )()(B A A B A B A A B A M ⊕=+== 小 )()(B A B B A B A B B A L ⊕=+== X X =⊕1 ③ 画逻辑图按照上述表达式，读者可用两个异或门和两个与门实现上述的大、同、小比较器，并将逻辑图画在表4.1右边的空白处。
数值比较器
输 出 FA＞BFA＜BFA = B ＞ ＜ 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1
× × × × × × × × × × × × × × × × × × × × × × × × 1 0 0 0 1 0 0 0 1 × × 1
实验题
设计一个对两个两位无符号的二进制数进 行比较的电路；根据第一个数是否大于、 等于、小于第二个数，使相应的三个输出 端中的一个输出为“1”，要求用与门、与非 门及或非门实现。
4、设计一个对两个两位无符号的二进制数进行 比较的电路；根据第一个数是否大于、等于、 小于第二个数，使相应的三个输出端中的一个 输出为“1”，要求用与门、与非门及或非门实 现。 实验过程提示： 根据题意，第一个设为A1A0，第二个数设为 B1B0，列真值表如下
74LS85的功能表(187) 74LS85的功能表(187)
输 A3，B3 1 0 0 1 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A2，B2 × × 1 0 0 1 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 入 A1，B1 × × × × 1 0 0 1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A0，B0 × × × × × × 1 0 0 1 A0 = B0 A0 = B0 A0 = B0 A0 = B0 级联输入 IA＞BIA＜B IA ＞ ＜
( A < B) = A3B3 + A3 ⊕ B3 ⋅ A2B2 + A3 ⊕ B3 ⋅ A2 ⊕ B2 ⋅ A B1 1 + A3 ⊕ B3 ⋅ A2 ⊕ B2 ⋅ A ⊕ B1 ⋅ A B0 1 0 + A3 ⊕ B3 ⋅ A2 ⊕ B2 ⋅ A ⊕ B1 ⋅ A ⊕ B0 ⋅ (a < b) 1 0
常用数字芯片大全
产品性能说明型号规格性能说明型号规格名称74LSSN74LSOO四2输入与非门SN74LSO1四 2输入与非门SN74LSO2四2输入与非门SN74LS03四 2输入与非门SN74LS04六反相器SN74LS05六反相器SN74LS06六反相缓冲器 / 驱动器SN74LS07六缓冲器 / 驱动器SN74LS08四2输入与非门SN74LS09四 2输入与非门SN74LS10三3输入与非门SN74LS11三 3输入与非门SN74LS12三3输入与非门SN74LS13三 3输入与非门SN74LS14六反相器 . 斯密特触发SN74LS15三 3输入与非门SN74LS16六反相缓冲器 / 驱动器SN74LS17六反相缓冲器 / 驱动器SN74LS20双 4输入与门SN74LS21双 4输入与门SN74LS22双 4输入与门SN74LS25双 4输入与门SN74LS26四 2输入与非门SN74LS27三 3输入与非门SN74LS28四输入端或非缓冲器SN74LS30八输入端与非门SN74LS32四 2输入或门SN74LS33四 2输入或门SN74LS37四输入端与非缓冲器SN74LS38双 2输入与非缓冲器SN74LS40四输入端与非缓冲器SN74LS42BCD－十进制译码器SN74LS47BCD－七段译码驱动器SN74LS48BCD－七段译码驱动器SN74LS49BCD－七段译码驱动器SN74LS51三 3输入双与或非门SN74LS54四输入与或非门SN74LS55四 4输入与或非门SN74LS63六电流读出接口门SN74LS73双 J－K触发器SN74LS74双 D触发器SN74LS754位双稳锁存器SN74LS76双 J－K触发器SN74LS78双 J－K触发器SN74LS83双 J－K触发器SN74LS854位幅度比较器SN74LS86四 2输入异或门SN74LS884位全加器SN74LS904位十进制颠簸计数器SN74LS918位移位存放器SN74LS9212分频计数器SN74LS93二进制计数器SN74LS965位移位存放器SN74LS954位并入并出存放器SN74LS109正沿触发双 J－ K 触发器SN74LS107双 J－K触发器SN74LS113双 J－ K 负沿触发器SN74LS112双 J－ K 负沿触发器SN74LS121单稳态多谐振荡器SN74LS114双 J－ K 负沿触发器SN74LS123双稳态多谐振荡器SN74LS122单稳态多谐振荡器SN74LS125三态缓冲器SN74LS124双压控振荡器SN74LS1313－ 8线译码器SN74LS126四 3态总线缓冲器SN74LS13313输入与非门SN74LS132二输入与非触发器SN74LS137地点锁存 3－ 8线译码器SN74LS136四异或门SN74LS139双 2－ 4线译码－变换器SN74LS1383－ 8线译码 / 变换器SN74LS14710－ 4线优先编码器SN74LS145BCD十进制译码 / 驱动器SN74LS153双 4选 1数据选择器SN74LS1488－ 3线优先编码器SN74LS155双 2－ 4线多路分派器SN74LS1518选 1数据选择器SN74LS157四 2选 1数据选择器SN74LS1544－ 16线多路分派器SN74LS160同步 BDC十进制计数器SN74LS156双 2－ 4线多路分派器SN74LS162同步 BDC十进制计数器SN74LS158四 2选 1数据选择器SN74LS1648位串入并出移位存放SN74LS1614位二进制计数器SN74LS1668位移位存放器SN74LS1634位二进制计数器SN74LS1694位可逆同步计数器SN74LS1658位移位存放器SN74LS17216位多通道存放器堆SN74LS1684位可逆同步计数器SN74LS1746D 型触发器SN74LS1704x4 位存放器堆SN74LS176可预置十进制计数器SN74LS1734D 型存放器SN74LS182超行进位发生器SN74LS1754D 烯触发器SN74LS18964位随机储存器SN74LS181运算器 / 函数发生器SN74LS191二进制同步可逆计数器SN74LS183双进位保留全价器SN74LS193二进制可逆计数器SN74LS190同步 BCD十进制计数器SN74LS195并行存取移位存放器SN74LS192BCD－同步可逆计数器SN74LS197可预置二进制计数器SN74LS194双向通用移位存放器SN74LS2383－ 8线译码 / 多路变换器SN74LS196可预置十进制计数器SN74LS241八缓冲 / 驱动 / 接收器SN74LS221双单稳态多谐振荡器SN74LS243四总线收发器SN74LS240八缓冲 / 驱动 / 接收器SN74LS245八总线收发器SN74LS242四总线收发器SN74LS248BCD－七段译码驱动器SN74LS244八缓冲 / 驱动 / 接收器SN74LS251三态 8－ 1数据选择器SN74LS247BCD－七段译码驱动器SN74LS256双四位选址锁存器SN74LS249BCD－七段译码驱动SN74LS258四 2选 1数据选择器SN74LS253双三态 4－ 1数据选择器SN74LS260双 5输入或非门SN74LS257四 3态 2－ 1数据选择器SN74LS266四 2输入异或非门SN74LS2598位可寻址锁存器SN74LS275七位树型乘法器SN74LS2612x4 位二进制乘发器SN74LS279四 R－S触发器SN74LS273八进制 D 型触发器SN74LS2834位二进制全加器SN74LS276四 J－K触发器SN74LS2934位二进制计数器SN74LS2809位奇偶数发生校检器SN74LS365六缓冲器带公用启动器SN74LS290十进制计数器SN74LS367六总线三态输出缓冲器SN74LS2954位双向通用移位存放器SN74LS3738D 锁存器SN74LS366六缓冲器带公用启动器SN74LS3754位双稳锁存器SN74LS368六总线三态输出反相器SN74LS386四 2输入异或门SN74LS3748D 触发器SN74LS393双 4位二进制计数器SN74LS3778位单输出 D 型触发器SN74LS5748位 D 型触发器SN74LS390双十进制计数器SN74LS6848位数字比较器SN74LS5738位三态输出 D 型锁存器SN74LS6708位数字比较器产品性能说明产品性能说明型号规格型号规格名称名称7474HCSN7404六反相器SN74HC00四2输入与非门SN7406六反相缓冲器 / 驱动器SN74HC02四2输入或非门SN7407六缓冲器 / 驱动器SN74HC03四2输入或非门SN7414六缓冲器 / 驱动器SN74HC04六反相器SN7416六反相缓冲器 / 驱动器SN74HC05六反相器SN7440六反相缓冲器 / 驱动器SN74HC08四2输入与门SN7497六反相缓冲器 / 驱动器SN74HC10三3输入与非门74F SN74HC11三3输入与门74F00高速四 2输入与非门SN74HC14六反相器 / 斯密特触发74F02高速四 2输入或非门SN74HC20双四输入与门74F04高速六反相器SN74HC21双四输入与非门74F08高速四 2输入与门SN74HC27三3输入与非门74F10高速三 3输入与门SN74HC30八输入端与非门74F14高速六反相斯密特触发SN74HC32四2输入或门74F32高速四 2输入或门SN74HC42BCD十进制译码器74F38高速四 2输入或门SN74HC73双 J－K 触的器74F74高速双 D 型触发器SN74HC74双 D型触发器74F86高速四 2输入异或门SN74HC76双 J－K 触的器74F139高速双2－4线译码 / 驱动SN74HC86四2输入异或门器74F151高速双2－4线译码 / 驱动SN74HC107双 J－K 触发器器74F153高速双 4选 1数据选择器SN74HC113双 J－ K 负沿触发器74F157高速双 4选 1数据选择器SN74HC123双稳态多谐振荡器74F161高速 6D 型触发器SN74HC125三态缓冲器74F174高速 6D 型触发器SN74HC126四三态总线缓冲器74F175高速 4D 型触发器SN74HC132二输入与非缓冲器74F244高速八总线 3态缓冲器SN74HC137二输入与非缓冲器74F245高速八总线收发器SN74HC1383－ 8线译码 / 解调器74F373高速 8D 锁存器SN74HC139双 2－ 4线译码 / 解调器74HCT SN74HC1488选 1数据选择器SN74HCT04六反相器SN74HC151双 4选 1数据选择器4000SN74HC1544－ 16线多路分派器CD40014二输入或非门SN74HC157四2选 1数据选择器CD4002双 4输入或非门SN74HC1614位二进制计数器CD400618位静态移位存放器SN74HC1634位二进制计数器CD4007双互补对加反相器SN74HC1648位串入并出移位存放器CD4009六缓冲器 / 变换－倒相SN74HC1658位移位存放器CD4010六缓冲器 / 变换－正相SN74HC1734D 型触发器CD4011四 2输入与非门SN74HC1746D 触发器CD4012双 4输入与非门SN74HC1754D 型触发器CD4013置/ 复位双 D 型触发器SN74HC191二进制同步可逆计数器CD40148位静态同步移位存放SN74HC221双单稳态多谐振荡器CD4015双 4位静态移位存放器SN74HC2383－ 8线译码器CD4016四双向模拟数字开关SN74HC240八缓冲器CD401710译码输出十进制计数器SN74HC244八总线 3态输出缓冲器CD4018可预置 1/N 计数器SN74HC245八总线收发器CD4019四与或选择门SN74HC251三态 8－ 1数据选择器CD402014位二进制计数器SN74HC2598位可寻址锁存器CD40218位静态移位存放器SN74HC266四 2输入异或非门CD40228译码输出 8进制计数器SN74HC2738D 型触发器CD4023三 3输入与非门SN74HC367六缓冲器 /总线驱动器CD40247位二进制脉冲计数器SN74HC368六缓冲器 /总线驱动器CD4025三 3输入与非门SN74HC3738D 锁存器CD4026十进制 /7 段译码 / 驱动SN74HC3748D 触发器CD4027置位 / 复位主从触发器SN74HC393双 4位二进制计数器CD4028BCD十进制译码器SN74HC5418位三态输出缓冲器CD40294位可预置可逆计数器SN74HC5738位三态输出 D 型锁存器CD4030四异或门SN74HC5748D 型触发器CD403164位静态移位存放器SN74HC5958位移位存放器 / 锁存器CD4032三串行加法器SN74HC40287级二进制串行加数器CD4033十进制计数器 /7 段显示SN74HC4046锁相环CD40348位静态移位存放器SN74HC4050六同相缓冲器CD40354位并入 / 并出移位存放器SN74HC40518选 1模拟开关CD40383位串行加法器SN74HC4053三 2选 1模拟开关CD404012位二进制计数器SN74HC406014位计数 / 分频 / 振荡器CD4041四原码 / 补码缓冲器SN74HC4066四双相模拟开关CD4042四时钟 D 型锁存器SN74HC40783输入端三或门CD4043四或非 R/S 锁存器SN74HC45117段锁存 / 译码驱动器CD4044四与非 R/S 锁存器SN74HC4520双二进制加法计数器产品性能说明产品性能说明型号规格型号规格名称名称4000CD4046锁相环4500CD4047单非稳态多谐振荡器CD4502可选通六反相缓冲器CD4048可扩大八输入门CD4503六同相缓冲器CD4049六反相缓冲 / 变换器CD4504六电平变换器CD4050六正相缓冲 / 变换器CD4508双 4位锁存器CD4051单 8通道多路变换 / 分派CD4510BCD可预置可逆计数器CD4052双 4通道多路变换 / 分派CD4511BCD7段锁存 / 译码 / 驱动CD4053三 2通道多路变换 / 分派CD45128通道数据选择器CD40567段液晶显示译码 / 驱动CD4513BCD7段锁存 / 译码 / 驱动CD4060二进制计数 / 分频 / 振荡CD45144－ 16线译码器CD4063四位数值比较器CD45154－ 16线译码器CD4066四双相模拟开管CD4518双 BCD加法计数器CD406716选 1模拟开关CD4520双二进制加法计数器CD40688输入端与非 / 与门CD452124位分频器CD4069六反相器CD4522可预置 BCD1/N计数CD4070四异或门CD4526可预置二进制 1/N 计数CD4071四 2输入或门CD4527BCD系数乘发器CD4072双四输入或门CD4528双单稳态触发器CD4073三 3输入与门CD453112位奇偶校验电路CD4075三 3输入与门CD45328位优先编码器CD40764位 D 型存放器CD4538双精细单稳态触发器CD4077四异或非门CD4539双四路输据选择器CD4078八输入或 / 或非门CD4541可编程振荡 / 计时器CD4081四输入与门CD45437段锁存 / 译码 / 驱动CD4082双 4输入与门CD45533位 BCD计数器CD4085双 2组 2输入与或非门CD4555双 4选 1译码器CD4086可扩展 2输入与或非门CD4556双 4选 1译码器CD4093四与非斯密特触发器CD45571-64 位可变长度存放器CD40948位移位 / 储存总线存放CD4558BCD-7段译码器CD40963输入 J－K触发器CD4560BCD码加法器CD4098双单稳态触发器CD4561BCD变换成 9的补码输出CD40998位可寻址锁存器CD4566工业准时基准发生器CD40103同步可预置减法器CD4569双 4位可编程 1/NBCD CD40106六斯密特触发器CD4583双斯密特触发器CD40107双 2输入与非缓冲 / 驱动CD45844斯密特触发器CD40110计数/ 译码/锁存 /驱动CD45854位数值比较器CD401746D 触发器CD45998位总线相容寻址锁存器CD401754D 触发器MC145106频次合成器CD40192BCD可预置可逆计数器MC145026遥控编码器CD40193二进制可预置可逆计数器MC145027译码器CD401944位双相移位存放器。
加法器、比较器
74LS85逻辑表达式
Y( A B ) A3 B3 ( A3 B3 ) A2 B2 ( A3 B3 ) ( A2 B2 ) A1 B1 ( A3 B3 ) ( A2 B2 ) ( A1 B1 ) A0 B0 (A3 B 3 ) (A 2 B 2 ) (A1 B1 ) A 0 B 0 ) I ( A B )
1位数值比较器
设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。 得1位数值比较器的真值表。
A 0 0 1 1
B 0 1 0 1
L1 (A>B) 0 0 1 0
L2 (A<B) 0 1 0 0
L3 (A=B) 1 0 0 1
逻 辑 表 达 式
L1 AB L2 A B L3 A B AB A B AB
VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 S1 B1 A1 S0 B0 A0 C0-1 GND TTL 加法器 74LS283 引脚图
V DD B3 C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 A3 B2 A2 B1 A1 B0 A0 VSS CMOS 加法器 5、4.26、2.27
《数字电子技术基础》（第五版） 清华大学自动化系 阎石 王红
第四章 组合逻辑电路
4.3.5 数值比较器
一 1位数值比较器
二 4位数值比较器
三 数值比较器的位数扩展
本节小结
比较器:用来完成两个二进制数的大小比较的逻辑 电路称为数值比较器，简称比较器。
数电选择题(无答案版)
2
16.逻辑函数 F(ABCD) = ∑(0, 2, 5, 7, 8)， 约束条件为 AB + AC = 0 ，其最简与或非式为
A.
B.
C.
D.
17. 能使下图输出 Y = 1 时的 A，B 取值有（ ）
A.1 种
B.2 种
30.半加器的逻辑功能是（A）
A.两个同位的二进制数相加 B.两个二进制数相加
C.两个同位的二进制数及来自低位的进位三者相加 D.两个二进制数的和的一半
31.全加器的逻辑功能是（ ）
A.两个同位的二进制数相加 B.两个二进制数相加
C.两个同位的二进制数及来自低位的进位三者相加 D.不带进位的两个二进制数相加
)。
A. 全为0状态 B.全为1状态 C.为0为1状态都有 D.以上均不对
19.集成 4 位数值比较器 74LS85 级联输入 IA＜B、IA=B、IA＞B 分别接 001，当输入二个相等的 4 位数据时，输出 FA＜B、
FA=B、FA＞B 分别为(
)。
A．010
B．001
C．100
D．011
20.下列不是 3 线 ─ 8 线译码器 74LS138 输出端状态的是 ( ) 。
C.3 种
D.4 种
18.图示为二输入逻辑门的输入 A、B 和输出 Y 的波形，则该逻辑门是（ ）。
A
B
Y
A.与非门 B.同或门 C.异或门 D.或非门
19.函数 F(A,B,C)=AB+BC+AC 的最小项表达式为(
)。
A．F(A,B,C)=∑m（0，2，4）
数电课程设计四位二进制乘法器的设计与实现
四位二进制乘法器的设计与实现物理系光信息科学与技术专业1011202班 11011202181. 实验目的设计一个乘法器，实现两个四位二进制数的乘法。
两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。
被乘数和乘数这两个二进制数分别由高低电平给出。
乘法运算的结果即乘积由两个数码管显示。
其中显示低位的数码管是十进制的；显示高位的数码管是二进制的，每位高位片的示数都要乘以16再与低位片相加。
所得的和即是被乘数和乘数的乘积。
做到保持乘积、输出乘积，即认为目的实现，结束运算。
2.总体设计方案或技术路线总体思路：将乘法运算分解为加法运算。
被乘数循环相加，循环的次数是乘数。
加法运算利用双四位二进制加法器74LS283实现，循环次数的控制利用计数器74LS161、数码74LS85比较器实现。
运算结果的显示有数码管完成，显示数字的高位（进位信号）由计数器74LS161控制。
技术路线：以54 为例。
被乘数3210A A A A 是5，输入0101；乘数3210B B B B 是4，输入0100.将3210A A A A 输入到加法器的A 端，与B 端的二进制数相加，输出的和被送入74LS161的置数端（把这个计数器成为“置数器”）。
当时钟来临，另一个74LS161（被称之为“计数器”）计1，“置数器”置数，返回到加法器的B 端，再与被乘数3210A A A A 相加……当循环相加到第四个时钟的时候，“计数器”计4，这个4在数码比较器74LS85上与乘数3210B B B B 比较，结果是相等，A=B 端输出1，经过反相器后变为0返回到被乘数输入电路，截断与门。
至此，被乘数变为0000，即便是再循环相加，和也不变。
这个和，是多次循环相加的和，就是乘积。
高位显示电路较为独立，当加法器产生了进位信号，CA 端输出了一个高电平脉冲，经过非门变为下降脉冲驱动74LS161计一次数，这个数可以通过数码管显示出来。
渤海大学物理系数字电子技术阶段检测题——3姓名学号题号一
渤 海 大 学 物 理 系数字电子技术阶段检测题——3姓 名 学 号一、单项选择题（本大题共20小题，每小题2分，共40分）在各小题的四个备选答案中选择出一个正确的答案，并将正确答案前的字母填在题干后的括号内。
1、下列对组合逻辑电路特点的叙述中，错误的是 （ ）A 、电路中不存在输出端到输入端的反馈通路。
B 、电路主要由各种门电路组合而成，其中还包含存储信息的记忆元件。
C 、电路的输入状态一旦确定后，输出状态便唯一地确定下来。
D 、电路的输出状态不影响输入状态，电路的历史状态也不影响输出状态。
2、缆车A 和B 同一时刻只能允许一上一下地行驶。
设A 、B 为1表示缆车上行，F 为1表示允许行驶，则下列逻辑表达式中能实现该功能的是 （ ）3、某逻辑函数的最简表达式为B A B A F +=，在只有原变量没有反变量的条件下， 按照该表达式实现的电路共需要的门电路为 （ ）A 、3种类型5个B 、3种类型4个C 、2种类型4个D 、2种类型3个4、某逻辑函数的最简表达式为B A B A F +=，在只有原变量没有反变量的条件下，若用与非门来实现，则共需要双输入端与非门电路的个数为 （ ）A 、5B 、4C 、3D 、25、若同意为1、不同意为0，通过为1、不通过为0，则下列三输入端门电路中，能够实现“3人一致同意才通过”的表决功能的是 （ ）A 、与门B 、与非门C 、或非门D 、异或门6、下列函数中，不存在险象的是 （ ）7、下列函数中，存在险象的是 （ ）8、下列关于数字逻辑电路设计的说法中，错误的是 （ ）A 、用分立元件进行设计，特别注重电路参数的设置和调试。
B 、用小规模集成电路进行设计，重点放在逻辑函数的化简、门电路的选择和优化上。
C 、用中规模集成电路进行设计，重点在于掌握整个模块的逻辑功能，从而正确使用并充分发挥模块的逻辑功能，使整体电路更加合理、紧凑。
D 、作为使用者，对于中规模集成电路内部逻辑实现的细节，必须作详尽的了解。
蒋立平数字逻辑电路与系统设计第4章习题及解答
第4章习题及解答4.1 用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解4.1所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表1Y 3A 2A 1A 0Y GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.14.3 试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图4.16（a ）所示。
题4.3 解：5线—32线译码器电路如图题解4.3所示。
ENA 0A 1A 2A 3A 4图 题解4.34.5写出图P4.5所示电路输出1F 和2F 的最简逻辑表达式。
译码器74138功能表如表4.6所示。
&01234567BIN/OCTEN &CB A 421&F 1F 2174138图 P4.5题4.5解：由题图可得：12(,,)(0,2,4,6)(,,)(1,3,5,7)F C B A m A F C B A m A====∑∑4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码转换器。
《EDA》实验指导书--精讲
辽东学院自编教材《可编程逻辑器件原理及应用实验》指导书李海成编（计算机科学与技术、电子信息工程专业用）姓名：学号：班级：信息技术学院2013年6月目录目录 (1)实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。
实验二半加器 . (2)实验三带进位输入的8位加法器 (4)实验四数据比较器 (6)实验五编码器 (9)实验六组合逻辑电路的设计 (12)实验七计数器 (14)实验八触发器功能的模拟实现 (17)（被加数）Ai（被加数）Bi（半加和）Hi（本位进位）Ci实验二 半加器实验类型： 验证性实验课时： 2指导教师： 李海成 时 间：201 年 月 日 课 次：第 节教学周次：第 周实验分室： 实验台号： 实 验 员：一、 实验目的1.设计并实验一个一位半加器2.掌握CPLD/FPGA 组合逻辑设计基本方法。
二、 实验原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图2-1。
图2-1 一位半加器示意图表2-1一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式：Bi Ai Bi Ai Hi ∙+∙= Bi Ai Ci ∙=三、 实验连线半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。
四、 实验记录五、实验注意事项1.提前编辑实验程序。
2.根据教师要求正确操作，并检验逻辑的正确性六、思考题1.EDA半加器实现与数字电路设计方法的根本区别。
2.简述EDA设计半加器的不同方法，并比较其优缺点。
3.心得体会及其他。
实验三 带进位输入的8位加法器实验类型： 验证性实验课时： 2 指导教师：时 间：200 年 月 日 课 次：第 节教学周次：第 周实验分室： 实验台号： 实 验 员：一、 实验目的1. 设计并实现一个8位全加器2. 掌握EDA 中模块调用方法 二、 实验原理利用实验二构建的半加器构建一位的全加器，然后设计一个8 位的全加器，其框图如图4-1所示。
实验二 四位比较器
实验二四位比较器一、实验目的1. 设计四位二进制码比较器，并在实验开发系统上验证。
2. 学习层次化设计方法。
二、实验仪器与器材EDA开发软件、微机、实验开发系统、打印机、其他器件与材料。
三、实验说明本实验实现两个4为二进制码的比较器，输入为两个4位二进制码A3A2A1A0和B3B2B1B0，输出为M（A=B）,G(A>B)和L（A<B）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据实验系统的实际情况自行定义。
四、实验要求1. 用硬件描述语言编写4位二进制码比较器的源文件；2. 对设计进行仿真验证；3. 编程下载并在实验开发系统上进行硬件验证。
五、实验程序：library ieee;use ieee.ste_logic_1164.all;entity com isport(A:in std_logic_vector(3 downto 0);B:in std_logic_vector(3 downto 0);G,L,M:out std_logic);end com;architecture com of com isbegincom:process(a,b)beginif(a>b) then G<='1';L<='0';M<='0';elsif(a=b) then G<='0';L<='0';M<='1';elsif(a<b) then G<='0';L<='1';M<='0';end if;end process com;end com;六、仿真波形：七、引脚分配。
CD系列IC功能大全
CD4516 可预置4位二进制加/减计数器
CD4518 双BCD同步加计数器
CD4520 双同步4位二进制加计数器
CD4521 24级频率分频器
CD4522 可预置数BCD同步1/N加计数器
CD4526 可预置数4位二进制同步1/N加计数器
CD4513 BCD-锁存／7端译码／驱动器（无效“0”不显）
CD4514 4位锁存／4线—16线译码器（输出“1”）
CD4515 4位锁存／4线—16线译码器（输出“0”）
CD4543 BCD-锁存／7段译码／驱动器
CD4544 BCD-锁存／7段译码／驱动器——波动闭锁
CD4534 实时与译码计数器
CD4536 可编程定时器
CD4541 可编程定时器
CD4553 3数字BCD计数器
CD4568 相位比较器／可编程计数器
CD4569 双可预置BCD／二进制计数器
CD4597 8位总线相容计数／锁存器
CD4598 8位总线相容可建地址锁存器
CD4537 256×1静态随机存取存储器
CD4552 256位RAM
***************************************************
特殊电路
CD4046 锁相环集成电路
CD4532 8位优先编码器
CD4500 工业控制单元
CD4585 4位数值比较器
CD4089 4位二进制比例乘法器
CD40101 9位奇偶发生器／校验器
CD4527 BCD比例乘法器
CD4531 12位奇偶数
CD4559 逐次近似值码器
数值比较器
An ( Bn C n1 ) An ( Bn C n1 )
2014-5-7
An Bn C n1
15
由真值表写 最小项之和 式，再稍加 变换得：
An Bn Cn-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
Sn 0 1 1 0 1 0 0 1
2014-5-7 14
An Bn Cn-1 Sn Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 由真值表写 1 0 0 1 0 最小项之和 式，再稍加 1 0 1 0 1 变换得： 1 1 0 0 1 1 1 1 1 1 全加器 的真值表 S n An BnC n1表 3-12 An Bn C n1 An Bn C n1 An BnC n1
A<B 最低位 A'<B'
„
A4 B4 A3 B3
„
A0 B0
25
3.3 常用的逻辑电路
例：试用两片4585比较两个7位二进制数
C6C5C4C3C2C1C0和D6D5D4D3D2D1D0的大小。
解：
D3 C3 C2 C1 C0 D2 D1 D0 0 B3 A3 B2 A2 B1 A1 B0 A0 I (A<B ) I (A=B ) I (A>B )
余3码
仿真 8421BCD码
2014-5-7
0011
图3-24 由74LS283构成的代码转换电路
20
3.6
数值比较器
数值比较器：能够比较数字大小的电路。 1.两个一位数A和B相比较的情况： (1)A＞B：只有当A=1、B=0时，A＞B才为真； (2)A＜B：只有当A=0、B=1时，A＜B才为真； (3)A = B：只有当A=B=0或A=B=1时，A = B才为真。
第7章 EDA实验及课程设计
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
ENTITY count24 IS
PORT(en, clk: IN STD_LOGIC;
qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); 数
--个位数计
begin if clk'event and clk = '1' then if en = '1' then if tma = "1001" then tma := "0000"; tmb := tmb+1; Elsif tmb = "10" and tma = "0011" then tma := "0000"; tmb := "00"; else tma := tma+1; end if; end if; end if; qa <= tma; qb <= tmb; end process;
7.1.2 MAX + plusⅡ/QuartusⅡ软件VHDL设计 实验六 VHDL软件设计 一、实验目的 1. 熟悉EDA开发平台的基本操作； 2. 掌握EDA开发工具的VHDL设计方法； 3. 掌握硬件描述语言设计的编译与验证方法。 二、实验仪器
计算机、MAX + plusⅡ或QuartusⅡ软件、EDA/SOPC实验 箱。 三、实验内容 1. 二十四进制加法计数器设计与验证。代码如下： LIBRARY IEEE;
1 XXXXXXXX 1 1 1 1 1
0 11111111 1 1 1 1 0
常用芯片及其功能介绍
74LS257TTL三态原码四2选1数据选择器/复工器74LS258 TTL三态反码四2选1数据选择器/复工器
74LS259 TTL八位可寻址锁存器/3-8线译码器
74LS26 TTL 2输入端高压接口四与非门
74LS260TTL 5输入端双或非门
74LS266 TTL 2输入端四异或非门
74LS86 TTL2输入端四异或门
74LS90 TTL可二/五分频十进制计数器74LS93 TTL可二/八分频二进制计数器
74LS95 TTL四位并行输入\\输出移位寄存器
74LS97TTL 6位同步二进制乘法器
74系列
7400 TTL 2输入端四与非门
7401 TTL集电极开路2输入端四与非门
7402 TTL 2输入端四或非门
74LS245TTL八同相三态总线收发器74LS247 TTLBCD—7段15V输出译码/驱动器
74LS248 TTLBCD—7段译码/升压输出驱动器
74LS249 TTLBCD—7段译码/开路输出驱动器
74LS251 TTL三态输出8选1数据选择器/复工器74LS253 TTL三态输出双4选1数据选择器/复工器
74109 TTL带预置清除正触发双J-K触发器
7411 TTL 3输入端3与门
74112 TTL带预置清除负触发双J-K触发器
7412 TTL开路输出3输入端三与非门
74121 TTL单稳态多谐振荡器
74122 TTL可再触发单稳态多谐振荡器
74123 TTL双可再触发单稳态多谐振荡器
74125 TTL三态输出高有效四总线缓冲门
74LS347 TTLBCD—7段译码器/驱动器