Quartus_II使用方法
QuartusII软件的使用方法
QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA 软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
(1)打开建立新工程管理窗。
选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。
单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。
这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。
（2）将设计文件加入工程中。
单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
第二章 QuartusII基本使用方法
为了便于迅速了解SignalTapⅡ的使用方法，本节 以上面设计的信号发生器为例介绍SignalTapⅡ的使 用方法，而后进一步叙述SignalTapⅡ的其他使用方 法。
2.4.1
应用SignalTapII测试singt
2.5
嵌入式锁相环a1tPLL宏功能模块调用
PPCA片内嵌入式锁相环PLL可以与一输入的时钟信号 同步，并以其作为参考信号实现锁相，从而输出一至 多个同步倍频或分频的片内时钟，以供逻辑系统应用。 与直接来自外部的时钟相比，这种片内时钟可以减少 时钟延时和时钟变形，减少片外干扰；还可以改善时 钟的建立时间和保持时间。cyclone系列和Stratix系 列器件中的锁相环能对输入的参考时钟相对于某一输 出时钟同步独立乘以或除以一个因子，并提供任意相 移和输出信号占空比。 2.5.1 2.5.2 建立嵌入式锁相环PLL元件 测试锁相环PLL
2.4
使用嵌入式逻辑分析仪进行实时测试
随着逻辑设计复杂性的不断增加，在计算机上以 软件方式的仿真测试变得更加耗费时间，而不断需 要重复进行的硬件系统的测试同样变得更为困难。 为了解决这些问题，设计者可以将一种高效的硬件 测试手段和传统的系统测试方法相结合来完成。这 就是嵌入式逻辑分析仪的使用。它可以随设计文件 一并下载于目标芯片中，用以捕捉目标芯片内部， 设计者感兴趣的信号节点处的信息，而又不影响原 硬 件 系 统 的 正 常 工 作 。 这 就 是 QuartusⅡ 中 SignalTapⅡ的使用目的。
QuartusⅡ包括模块化的编译器。编译器包括的功 能模块有分析／综合器(Analysis&Synthesis)、适配 器(Fitter)、装配器(Assembler)、时序分析器 (Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)、编辑数据接口(Compiler Database Interface)等。可以通过选择Start Compilation来 运行所有的编译器模块，也可以通过选择Start单独 运行各个模块。还可以通过选择Compiler Tool(Tools菜单)，在Compiler Tool窗口中运行该模 块来启动编译器模块。在Compiler Tool窗口中，可 以打开该模块的设置文件或报告文件，或打开其他相 关窗口。
Quartus_II软件使用教程
27
Functional Netlist
Functional Simulation
Programming & Configuration files (.sof/.pof)
Post-Fit Simulation Files
(.vho/.vo)
17
工程管理
工程打包
− 生成.qar文件
工程复制
Copy Project
© 2008 Cytech Technology Ltd., Co
18
Archive Project
版本管理
通过菜单Project -> Revisions打开版本管理窗口，可以在原工程的基础上建 立多个版本，并且可以比较，方便设计。
Red Hat Enterprise 5
Sun
© 2008 Cytech Technology Ltd., Co
3
从QII 6.1开始支持多核处理器和64位OS
Multi-processor cores now mainstream
− Benefit Æ faster compile times
Start Analysis & Synthesis − Synthesizes & optimizes code
Gate-Level Simulation
Processing选项
Start Compilation − Performs full compilation
Start Analysis & Elaboration − Checks syntax & builds database only − Performs initial synthesis
第4章 Quartus II 使用方法嵌入式逻辑分析仪
EDA技术与VHDL第4章Qiartus II 使用方法1．创建工程准备工作KONXIN1．创建工程准备工作2. 创建工程2.创建工程2.创建工程3．编译前设置3．编译前设置4．全程编译K X康芯科技K X康芯科技4.1 QuartusII设计流程5．时序仿真5．时序仿真图4-10 波形编辑器5．时序仿真图4-11 设置仿真时间长度5．时序仿真图4-12 .vwf激励波形文件存盘4.1.2 创建工程图4-13 向波形编辑器拖入信号节点5．时序仿真图4-14 设置时钟CLK的周期5．时序仿真图4-15 设置好的激励波形图5．时序仿真图4-16 选择总线数据格式5．时序仿真图4-17 选择仿真控制5．时序仿真图4-18 仿真波形输出5．时序仿真图4-19 选择全时域显示6．观察RTL电路7．引脚锁定和下载图4-20 Assignment Editor编辑器7．引脚锁定和下载图4-21 表格方式引脚锁定对话框图7．引脚锁定和下载4-22 图形方式引脚锁定对话框8．编程下载图4-23 选择编程下载文件8．编程下载图4-24加入编程下载方式8．编程下载图4-25 双击选中的编程方式名9．AS模式编程图4-26 ByteBlaster II接口AS模式编程窗口10．JTAG间接模式编程图4-27 选择目标器件EP1C6Q24010．JTAG 间接模式编程图4-28 选定SOF文件后，选择文件压缩10．JTAG间接模式编程图4-29 用JTAG模式对配置器件EPCS1进行间接编程逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储，用图形的方式直观地表达出来，便于用户检测、分析电路设计(硬件设计和软件设计) 中的错误，逻辑分析仪是设计中不可缺少的设备，通过它，可以迅速地定位错误，解决问题，达到事半功倍的效果。
逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。
QuartusII操作过程图解
基于Quartus II 9.0 的数字电路设计操作过程图解一．Quartus II 9.0 启动◆方法一、直接双击桌面上的图标，可以打开Quartus II 9.0 软件；◆方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 9.0】→【Quartus II 9.0 TalkBack Install】菜单命令，可以打开软件。
◆启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。
点击〖确定〗继续，因为这不影响软件的正常使用。
◆若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。
二．Quartus II 9.0软件界面Quartus II 9.0软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。
三．Quartus II 9.0软件使用1. 新建项目工程使用QuartusII9.0设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。
因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。
建立工程的方法和步骤如下：（1）先建一个文件夹。
就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项目的文件夹，注意：文件夹的命名及其保存的路径中不能有中文字符。
（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。
Quartus II 7.2 的使用过程
Quartus II使用过程1、1. 建立工程，点击File->New Project Wizad点击New Project Wizard后弹出如下对话框点击NEXT，弹出指定工程名的对话框，在Diectory, Name,Top-Level Entity中如下图填写:点击Next按钮，出现添加工程文件的对话框:在这里我们先不用管它，直接按Next进行下一步，选择FPGA器件的型号:在Family下拉筐中，我们选择MAX II系列FPGA，然后在“Available devices:”中根据核心板的FPGA型号选择FPGA型号，注意在Filters一栏选上“Show Advanced Devices”以显示所有的器件型号。
执行下一步出现对话框:在相应位置处都选择NONE，点击NEXT进入工程的信息总概对话框:按Finish按钮即完成一个项目的建立。
2.建立顶层图执行File->New，弹出新建文件对话框:选择"Block Diagra m|Schematic File”按OK即建立一个空的顶层图3.添加逻辑元件（Symbol）双击顶层图图纸的空白处，弹出添加元件的对话筐:在Libraries里寻找所需要的逻辑元件，如果知道逻辑元件的名称的话，也可以直接在Name一栏敲入名字，右边的预览图即可显示元件的外观，按OK后鼠标旁边即拖着一个元件符号，在图纸上点击左键，元件即安放在图纸上。
在图纸上分别添加非门(not)、输入(input)、输出(output)二个symbol,如图所示:连线，将鼠标移到symbol连线端口的那里，鼠标变成连线，按下左键拖动鼠标到另一个symbol的连线端。
本例中，这三个symbol的连线如下图所示:分别双击input和output symbol的名字“pin_ name", "pin_ namel"，将它们的名字改为a,b.在工具栏上点击Start Analysis&Synthesis，出现如下对话框。
QUARTUS II 的使用方法
1. 建立新工程。 菜单“file/new project wizard…”命令，弹出下图1所示的对话框，分别输入 新工程所在的路径、工程名字和顶层实体的名字。其中，工程名字和顶层实 体的名字必须相同。
图1
输入完名字后，点击“next”钮，如果新工程的路径不存在，则会提示创建 该路径，点击“是（Y）”，即可创建该路径。
图14
点击图14中的“OK”钮。返回“Insert Node or Bus”对话框。此时，在 “Name”和“Type”栏里出现了“Multiple Items”。如图15所示。
图15
点击图15中的“OK”钮。选中的输入信号被添加在矢量波形编辑窗口中，如 图16所示。
图16
根据需要，设置各输入信号的波形，设置完后，如图17所示。
图5
2. 建立Verilog HDL File文件
菜单“file/new…”命令，弹出如图6所示的对话框，选择“Verilog HDL File”，点击“OK”钮。
图6
在图7所示的HDL程序编辑窗口中输入Verilog 语言的源程序。
必须与图1中的顶层 实体的名字相同。
图7 保存文件，菜单“File/Save”命令，文件名默认与工程名相同，扩展名为.v。 点击“保存”钮。
图20
5. 时序仿真 菜单“Assignmengs/ Setting….”命令，弹出如图21所示对话框。选择 “Simulation mode”为“Timing”。点击“ok”钮。
图21
执行“ Processing/ Start simulaiton”命令，开始时序仿真。结果如图22所 示。功能仿真结果是考虑器件延时的输出结果。
图19
quartusII使用
编辑并保存 VHDL 文件，文件名为实体名。
三、编译 VHDL 文件。 单击processing下的start compliation。如编译不通过，在信息窗口可看到错误提示。
四、仿真： 仿真：
可进行功能仿真和时序仿真。 1 建立仿真波形文件，单击file － new－Vector Waveform File－ok，打开波形编辑器
一、启动quartusII 启动quartusII
二、利用向导建立一个新项目
1 指定设计项目 • 在D盘新建文件夹，如：d:\test 盘新建文件夹， 盘新建文件夹 • 双击 双击quartusII • 新建一个project，单击file － new－New quartus project－ok 新建一个 ，单击 － －
ห้องสมุดไป่ตู้
在对话框中填入路径， 名称， 结束。 在对话框中填入路径，和project名称，finish结束。 名称 结束 注意：顶层设计实体名必须和顶层文件名、工程名称相同。 注意：顶层设计实体名必须和顶层文件名、工程名称相同。
2 建立编辑VHDL文件 在project下新建一个vhdl文件，单击file － new－VHDL File－ok
后面步骤是对器件进行配置，将设计文件下载到PLD中，由于无下载设备，无法完成。 点击processing菜单下的compilation report 弹出如下窗口，点击fitter－pin-out file，可以 看到输入输出端口的管脚分配。
6 设置仿真类型，建立功能仿真网表。 回到vhdl编辑器下，单击processing下的Simulator Tool，选择仿真类型（功能仿真）， 并点击创建仿真网表。网表创建后点击Start开始仿真，运行完成关闭窗口。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
第4章_Quartus_II使用方法
KONXIN
图4-4 选择目标器件EP1C3T144C8
4.1 Quartus II 设计流程
（5）工具设置。 （6）结束设置。
3.编译前设置 （1）选择FPGA目标芯片。 Assignments→Device
图4-3 利用“New Preject Wizard”创建工程cnt10
4.1 Quartus II 设计流程
（2）将设计文件加入工程中。 单击图4-3设置窗口下方的Next按钮，弹出图4-4窗口。
图4-4 将所有相关的文件都加入进此工程
4.1 Quartus II 设计流程
（3）选择仿真器和综合器。
实验与设计
1、能在 8-9个时钟脉冲后完成 8位二进制数（加数被加数的输入方式为并行）的 加法运算，电路须考虑进位输入Cin和进位输出Cout； 2、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比较； 3、在FPGA中进行实测。对于GW48 EDA实验系统，建议选择电路模式1（附录 图 3 ），键2，键 1输入8位加数；键 4 ，键 3输入 8位被加数；键 8作为手动单步时 钟输入；键7控制进位输入Cin；键9控制清0；数码6和数码5显示相加和；发光管 D1显示溢出进位Cout。 4、键8作为相加起始控制，同时兼任清0；工作时钟由clock0自动给出，每当键8 发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加结果。 就外部端口而言，与纯组合电路8位并行加法器相比，此串行加法器仅多出一个加 法起始/清0控制输入和工作时钟输入端。 提示：此加法器有并/串和串/并移位寄存器各一。 (5) 实验报告：分析比较实验内容 1和2的仿真和实测结果，说明这两种电路的异 同点。详述实验内容3。
QuartusII使用说明
QuartusII使用说明QuartusⅡ软件提供了FPGA 和CPLD 各设计阶段的解决方案。
它集设计输入、综合、仿真、编程（配置）于一体，带有丰富的设计库，并有详细的联机帮助功能。
下面为用QUARTUSⅡ进行设计的一般过程。
其包含的主要内容为：1、开始2、新建project3、设计输入4、编译5、引脚分配6、仿真7、编程、配置FPGA器件8、板级调试9、典型的FPGA设计流程使用CAD软件进行FPGA设计的典型流程如图1所示。
Quartus II软件支持以上设计流程的所有阶段。
1、开始在Quartus II软件中设计的每个电路或者子电路都叫做项目（Project）。
Quartus II软件每次只能打开一个Project，并且一个Project的所有信息都必须保存在同一个文件夹。
为了开始一个新逻辑电路的设计，首先第一步就是新建一个文件夹来保存此Project的文件。
为了保存本教程的设计项目Project，新建文件夹D:\introtutorial。
本处所举例子是一个简单两路开关控制电路。
启动Quartus II软件，会打开如图2所示启动画面。
启动画面中包含了使用Quartus II软件所需要的几个窗口，用户可以通过鼠标在窗口中选择想要执行的功能。
Quartus II软件所提供的绝大多数命令都可以通过选择位于标题栏下面的一系列菜单命令来完成。
图2 Quartus II启动画面在弹出的File菜单上单击单击Exit菜单项，这样可以退出Quartus II软件。
对于有些命令，需要按顺序访问几个菜单命令才可以。
本教程中使用符号Menu1 > Menu2 > Item表示使用鼠标左键先点击菜单Menu1，然后在弹出的菜单中鼠标左键点击Menu2项，然后在弹出的菜单中鼠标单击Item项。
2、新建Project开始一个新设计，必须先定义一个设计项目project。
Quartus II软件通过提供一个Wizard，使用户的设计任务变得非常简单。
Quartus_II使用教程1和2 加详细例子,图形细解每一步
§2.3 相关技术基本知识与基本技能一、QuartusⅡ原理图输入法应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非常方便地进行数字系统的设计。
应用QuartusⅡ原理图输入法，还可以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。
下面以一个二人表决器的设计为例说明QuartusⅡ原理图输入法的使用方法。
(一)建立工程文件夹1.新建一个文件夹作为工程项目目录首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是根目录，比如D:，只能是根b录下的b录，比如D:\EDA _book\code\Chapter3\BiaoJueQi。
下一页§2.3 相关技术基本知识与基本技能2.建立工程项目运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程，如图2-17所示。
在图2-18界面中单击Next按钮。
在所弹出的图2-19 New Project Wizard对话框中，填写Directory，Name, Top-Level Entity等项目。
其中第一、第二、第三个文本框分别是工程项目目录、项目名称和项目顶层设计实体的名称。
单击Next按钮，出现添加工程文件的对话框，如图2-20所示。
若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，如图2-21所示。
下一页上一页§2.3 相关技术基本知识与基本技能在Family下拉框中，根据需要选择一种型号的FPGA，比如Cyclone系列FPGA。
然后在“Available devices:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。
再单击Next按钮，出现如图2-22所示对话框。
QuartusII软件操作
Quartus II 软件操作
第二步 根据电路图综合电路 电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表 达式，然后，电路综合的下一步是工艺映射，通过使用可用 的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打 开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。 装配模块（Fitter)模块决定芯片上各电路元件的精确布局。 其中综合模块产生的每个元件都将在芯片上实现。每个模块 也可以单独运行。也可以使用其他命令启动编译。编译完成 时，可以查看编译报告。出现错误时，点击错误信息，可以 突出显示错误出现的位置。
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。
1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
① 功能仿真 选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选 择fuctional选项作为仿真模式。为了完成仿真器的设置， 需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始 运行电路的功能仿真。仿真结束之后， Quartus II指出仿 真完成，并给出仿真报告。
第4章 QUARTUS_II使用方法
时序分析（Timing Analyzer）模块;
产生EDA工具网表（EDA Netlist Writer）模块： 目的是与其他EDA工具相衔接。
29
10:48
编译结果的报告
本例为加法器的编译结果：
10:48
30
容易出现的错误
错将设计文件存入了根目录，并将其设定成工程，找 不到工作库时，报错为： Error：Can’t open VHDL “WORK” 文件后缀名不是.vhd，在设定工程后编译时，报错为： Error ： Line1 ， File e:\half_adder\half_adder.tdf:TDF syntax error… 设计文件名与实体名不符时，如写成adder.vhd，编译 时，报错为： Error:Line1,…VHDL Design File “adder.vhd“ must contain…
10:48
24
4 位加法器的VHDL代码（续）
ARCHITECTURE behav OF Adder4 IS SIGNAL temp: std_logic_vector ( width DOWNTO 0 ); BEGIN temp <= ( ' 0 ' & a ) + b + cin; cout <= temp (width); sum <= temp ( width - 1 DOWNTO 0 ); END behav; -- 第 20 行 -- 第 21 行
（ 1）选择 Create Project
（ 2）点击 OK
10:48 27
Quartus-II软件的使用方法
Quartus II软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
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第1章QUARTUS II2.1 QUARTUSII概述设计输入是设计者对系统要实现的逻辑功能进行描述的过程。
设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。
1、原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入。
这是一种最为简单和直观的输入方式。
原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。
2、硬件描述语言输入：这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。
采用语言描述的有点事效率较高，结果容易仿真，信号观察方便，在不同的设计输入库之间转换方便，适用于大规模数字系统的设计。
但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。
3、网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。
采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。
一般开发软件可以接受的网表有EDIF格式、VHDL 格式及Verilog格式等。
在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表[6]。
2.2 QUARTUSII建立工程项目在Quartus II 中，用户的每个独立设计都对应一个工程项目，每个工程项目可包含一个或多个设计文件。
其中一个是顶层文件，编译器是对项目中的顶层文件进行编译的，项目同时还管理编译过程中产生的各种中间文件，这些中间文件的文件名相同，但后缀名不同。
为了便于管理，对于每个新的项目应该建立一个单独的子目录。
指定项目名称的步骤如下：1. 打开Quartus II，在File 菜单中选择New Project Wizard 项，将出现工程项目建立向导对话框。
如图2-1 (a)所示。
2. 点击“Next”，进入到如图2-1 (b)所示的工程项目命名对话框，在最上面的文本输入框中输入为该项目所建的目录名，如本例为“E:\Clock”，在中间的文本输入框中输入项目名称，本次实验为“adder”，在最下面的文本输入框中输入最顶层模块的名称“adder”。
3. 点击“Next”,进入到如图2-1 (c)所示的设计文件选择对话框，由于在本例中还没有任何设计文件，所以不选择任何文件。
(a)工程项目建立向导对话框图(b)工程项目命名对话框(c)设计文件选择对话框(d)器件选择对话框(e)第三方EDA工具选则对话框(f)”Summary”对话框图2-1 项目建立向导4. 点击“Next”，进入到如图2-1(d)所示的器件选择对话框，在“Family”下拉菜单中选择需要的器件。
5. 点击“Next”进入到如图2-1 (e)所示的第三方EDA 工具选择对话框，在这个界面可以选择第三方的综合工具、仿真工具和时延分析工具。
由于在本例中综合、仿真和时延分析都采用Quartus II 内置的工具，所以在这个页面不作任何选择。
6. 点击“Next”进入到如图2-1 (f)所示的“Summary”对话框，在这个窗口列出了前面所作设置的全部信息。
7. 点击“Finish”完成工程项目建立过程，回到如图2-2主窗口，主窗口分为几个部分，除了菜单和工具条以外，左上有项目导航(Project Navigator)栏，此时在该栏能看到顶层模块的名称；左中是处理进度栏，用于显示项目处理的进度；下方是信息栏，用于显示项目处理过程中产生的各项信息。
项目导航栏主工作区进度处理栏信息栏图2-2 Quartus II主窗口界面2.3 QUARTUSII建立原理图输入文件在Quartus II 中我们可以利用Block Editor 以原理图的形式进行设计输入和编辑。
Block Editor 可以读取并编辑后缀名为”.bdf”的原理图设计文件以及在MAX+PLUS II中建立的后缀为”.gdf”的原理图输入文件。
在Block Design Files 的基础上还可以生成Block Symbol Files(.bsf), AHDL Include 文件(.inc) 和HDL 文件，以被其他设计文件调用。
下面介绍原理图输入的过程：1. 在File 菜单中选择New 项，将出现新建文件对话框，如图2-3 所示。
选择“BlockDiagram/Schematic File”项。
图2.3新建文件对话框2. 点击“OK”,在主界面中将打开如图2-4 所示的“Block Editor”窗口。
图2-4 所示的“Block Editor”包括主绘图区和主绘图工具条两部分。
主绘图区是用户绘制原理图的区域，绘图工具条包含了绘图所需要的一些工具。
主绘图区绘图工具栏图2.4 Block Editor主窗口3. 点击绘图工具栏上的按钮打开如图2-5 所示的元件添加窗口。
图2-5 元件添加窗口在“Libraries”栏中显示目前你已经安装的元件库，一般缺省会有mega functions、others 和primitives这三个库。
其中mega functions 是参数化模块库，包含了一些参数可调、功能复杂的高级功能模块；others 库中则包含了原来MAX+PLUS II 中的部分器件库，其中包括了大部分的74 系列中规模逻辑器件；primitives 库是基本库包含一些基本的逻辑器件，如各种门、触发器等。
4. 在元件库中打开元件目录，选中所需要的元件，此时在右侧窗口中能即时看到该器件的外形，单击“OK”按钮，对话框关闭，此时在鼠标光标处将出现所选的元件，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件，移动鼠标，重复放置第二个元件，放置结束时点击鼠标右键选择Cancel。
5. 完成元件放置后就需要连接各个器件了。
连接元器件的两个端口时，先将鼠标移到其中一个端口上，这时鼠标指示符自动变为“+”形状，然后一直按住鼠标的左键并将鼠标拖到第二个端口，放开左键，则一条连接线被画好了。
如果需要删除一根连接线，可单击这根连接线使其成高亮线，然后按键盘上的“Delete”键即可。
6. 从“File”菜单下选择“Save”，出现文件保存对话框。
单击“OK”，使用默认的文件名存盘。
默认的文件名为项目顶层模块名加上“.bdf”后缀。
2.4 QUARTUSII层次化项目设计数字系统设计的一般方法是采用自底向上或自顶向下的层次化设计。
利用Quartus II提供的工具我们可以很容易的完成用层次化设计。
2.4.1 底层模块符号的建立和修改为了便于顶层模块的调用，我们首先必须将前面设计的所需电路转变成一个元件符号。
1. 在所需要的底层电路图设计完成以后，在图形编辑器窗口下，执行菜单“File”下“Create / Update”子菜单下的“Create symbol Files for Current File”，就可以将我们自己设计的电路编译成库中的一个元件；2. 执行菜单“File”下的“Open”项，在文件类型下拉列表框中选择“Other Source Files”项，然后在文件窗口内选择刚完成编译的元件，点击“打开”按钮，打开符号编辑器窗口，在这个窗口中我们可以看到我们新建元件符号的外观。
3. 和图形编辑器类似，在符号编辑器里，我们可以通过画图工具对符号进行一些必要的修改，以满足我们的需要。
2.4.2 建立顶层设计文件在完成模块符号生成后，我们可以建立顶层文件来调用这个符号，以构成完整的系统。
新建一个空白的图形文件，保存为“Clock.bdf”。
打开元件添加窗口。
可以注意到和以前不同的是在“libraries”栏中，多出了一个“project”目录如图2-6，在这个目录下，可以看到我们自己做的元件。
图2-6元件添加窗口在绘图区内放置若干元件，经过连接后，完成我们需要的顶层文件。
假设我们前面我们指定的项目顶层文件为“Counter60.bdf”，而现在这个项目的顶层文件是“Clock.bdf”，所以必须重新设置。
在主窗口的“Project Navigator”栏中，打开“File”项，在“Device Design Files”目录中选择“Clock.bdf”点击鼠标右键，在右键菜单，选择“Set as Top_Lever Entity”项，将“Clock.bdf”指定为项目顶层文件如图2-7编译完成后，在主窗口的“Project Navigator”栏中，打开“Hierarchy”项显示整个项目的设计层次，如图2-8 所示。
图2-7 设置顶层项目文件图2-8 显示项目设计层次第2章 8位加法器设计3.1 8位加法器3.1.1原理及功能说明8位加法器是由8个一位的全加器串联构成，运算时，低位的数相加运算求得和与进位，将和输出，进位传给上一位全加器。
以此类推。
最终实现将2组8位二进制数进行求和运算。
3.1.2设计思路进位 进位 进位 进位 进位 进位 进位图3-1 8位加法器数据流3.2 设计过程3.2 .1半加器、原理图设计如图3-2和和和和和和和和2个加数2个加数2个加数2个加数2个加数2个加数2个加数2个加数全加器 全加器全加器全加器全加器全加器全加器全加器图3-2 半加器原理图半加器由一个二位输入与门、一个非门和一个二位输入与非门如图连接构成。
将原理图保存好后进行仿真，仿真波形图如图3-3。
图3-3 半加器波形图通过波形图可以确认，半加器无误。
为了能够简化全加器原理图，将半加器进行编译，形成元件”h_adder”。
3.2 .2全加器全加器的原理图如图3-4图3-4 全加器原理图全加器由两个半加器、一个或门、三个输入端、两个输出端构成。
全加器的波形图如图3-5图3-5 全加器波形图通过波形图可以确认，全加器无误。
为了能够简化8位全加器原理图，将全加器进行编译，形成元件”f_adder”。
11 3.2 .3 8位全加器8位全加器的原理图如图3-6图3-6 8位全加器原理图将8个一位全加器分别串联起来，低位的进位输出到高位的输入，并将该位的结果输出。
最终输出8位结果和一位最高进位（忽略）。
8位全加器仿真图如图3-7。