以太网信号质量问题之收发器驱动偏置电阻的处理

以太网信号质量问题之收发器驱动偏置电阻的处理
一前言
对于系统设计人员来说，模数混合电路中最困难的地方在于模拟部分的设计，其中最具代表性的就是我们经常要面对的物理层收发器(PHY)及其收发回路和匹配网络的设计。

即使对于应用比较成熟的以太网物理层设计而言，DA C驱动电流的基准偏置，差分信号线对的走线，乃至于匹配电阻的位置，都有可能影响到其物理层的信号质量并通过接口技术指标测试暴露出来。

二以太网口信号质量测试分析
1 100Base-TX接口测试环境及其设置
100Base-TX接口测试原理
100Base-TX接口的测试采用业内比较通用的诱导发包的
方法来引导DUT发出扰码后的IDLE进行测试，更多细节请参考美国力科公司《Ethernet solution-QualiPHY》专项技术文档，
测试设备：
测试拓扑如图1：
图1 Ethernet接口指标测
试连接框图
2 测试中出现的问题
本次测试将主要验证产品上4个以太网100Base-TX接口的技术指标。

对于其中比较直观的100Base-TX物理层的眼图模板，《ANSI+X3_263-1995》标准中有着明确的眼图模板定义见图2。

图2 100Base-TX 眼图模板
关于100Base-TX接口技术指标的测试方法，《IEEE Std 802.3-2000》标准中也有详细的说明，工程师按照诱导发包的测试方法进行了网口眼图的测试，测试过程中
发现测试网口出现了信号波形碰触模板的问题，波形见图3：
图3 以太网口测试眼图_FAIL
3 问题分析解决
从眼图初步分析来看，发送信号的幅度应该是满足要求的。

但是可以明显的发现信号边沿还是比较缓，而且从单个波形来看边沿有不单调的问题。

方案的原厂是一家通讯业内专注于IP宽带解决方案的国际型大公司，其以太网模块部分应该经过详细验证过。

最大的可能是二次开发过程中板级系统设计时的一些关键技术参数的配合问题。

工程师在进行了信号幅度以及上升下降时间等细节指标的
测试之后证明了之前的判断，信号的幅度是满足要求的，但信号的上升下降时间与其他的方案相比确实大了（此方案的信号上升下降时间在4.3nS~4.6nS区间，虽然满足标准中要求的3~5nS。

但根据系统容差设计原则，芯片设计人员通常会将Slew Rate调整在4nS左右，确保上下区间调整地最大容限。

）。

如何改进需要信号的发送接收回路进行一个系统的分析了。

通过对网口技术指标的量测分析，目前最主要的问题在于信号的边沿比较缓，并且存在不单调的问题，最可能的原因是传输回路容性负载过大以及驱动不足。

可以从这两个方面入手解决。

1）信号差分线对及阻抗匹配，网口的差分走线的阻抗控制和耦合处理我司在Layout这一块的应该已经很成熟了，而且此款方案采用芯片内部匹配网络，没有外部匹配元件。

所以暂不进行这一块的分析。

2）传输变压器，工程师将一款测试通过的产品的Transf ormer与当前单板的Transformer进行互换后测试结果一
致，眼图测试依然不通过。

（请注意这里并没有对变压器进行变比以及差损，回损等技术指标的测试）
3）收发器驱动偏置电阻，也就是我们经常会看到的RDAC,也有叫RSET或其他的。

这是原厂为开发人员提供的设定收发器驱动电流大小的硬配置节点，可以根据实际的单板设计和元件参数进行调整以实现对于标准的拟合。

这是对信号波形影响最大的部分，在不对设计进行大的变动的情况下，通过调整驱动电流的大小可以用最小的变动来实现我们对于信号波形的调整。

在查看产品PCB的同时我们还发现了另一个问题，RDAC电阻并没有放置在输入PIN附近，而是放到了远端的USB部分，之间的走线长达4000MIL。

从事过PHY设计的工程师都知道，对于驱动偏置电阻的处理，应该最大限度的接近输入PIN，并保证地的干净，原厂的Layout Guide 也会进行重点说明。

这也许不是造成输出信号边沿过缓的直接原因，但肯定会影响到信号波形的稳定性和单调性。

是需要慎重处理的。