ModelSim用户手册

合集下载

modelsim使用指南.

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执行仿真 (UI)
选择 timesteps数量就可以执行仿真
Restart – 重装任何已改动的设计元素并把仿真时间设为零 COM) restart
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run 命令参数
可选的参数
– -<timesteps> <time_unit> • 指定运行的timesteps数量 • 单位可用{fs, ps, ns, ms, sec}
用户界面 (UI)
– 能接受菜单输入和命令行输入 – 课程主要讨论
批处理模式
– 从DOS或UNIX命令行运行批处理文件 – 不讨论
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基本仿真步骤
1 Ö 建立库
2 Ö 映射库到物理目录
3 Ö 编译源代码 - 所有的HDL代码必须被编译 - Verilog和VHDL是不同的
4 Ö 启动仿真器 5 Ö 执行仿真
UI) Design -> Compile Cmd) vlog -work <library_name> <file1>.v <file2>.v
– 文件按出现的顺序被编译 – 文件的顺序或者编辑的顺序不重要
支持增量式编译缺省编译到work库
– 例如. vlog my_design.v
– -sdfmin | -sdftyp | -sdfmax <instance>=<sdf_filename> • 注释SDF文件 • 可选项 • 使用实例名也是可选项; 如果没有使用, SDF用于顶级
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5 Ö 执行仿真
UI) Run COM) run <time_step> <time_units> 按timesteps指定的时间长度执行仿真

ModelSim使用说明

ModelSim使用说明
这里将简单介绍modelSim的使用，以及如何脱离ISE进行仿真。

首先，我们打开ModelSim。

Workspace里面看到的是ModelSim中的库。

我们在File->New->Project添加一个新的工程：
输入名字，然后OK。

在出来的对话框中添加已经存在的文件，或者新建文件。

这里我们添加了之前各个模块的文件，Top文件，这里选择将文件保留在原位置：
并新建了一个test.v的测试用例。

在该例中，#50表示在上一句之后延时50个Cycles，一个Cycle的时间为`timescale 1ns/1ps 中的1ns。

而Always #50 clk=~clk;则创建了一个周期100ns的时钟。

在Workspace的Project中，右键选择Project Settings：
将File Type改为Verilog。

在Workspace的Project中，右键选择Add To Project->Simulation Configuration：
选择TipyMIPS下的test，并钩掉优化。

保存
在菜单View中，选择Wave，即可开始仿真。

当更改源代码后，只需重新编译。

然后Restart即可点击Run重新仿真。

上图中的Runtime Options可以更改Run一次的时间，如下：。

Modelsim仿真新手入门最详细教程

Modelsim仿真新⼿⼊门最详细教程2021年11⽉15⽇00 安装包/版本我是提前在⽹上下好的（但这⼀点也给我的实验造成了“⿇烦”），⽤的是Modelsim SE-64 2020.4版本的，学校实验室的似乎不同。

但最终没有太⼤影响。

01 配置环境步骤学校有⼀个⽂档，在机房电脑照做就⾏。

我因为是⾃⼰下载的，配置与机房软件有所不同，所以⼜平添了很多⿇烦。

01-0 verilog⽂件这个代码可以在很多地⽅编写：Visual Studio Code⾥有Verilog的插件；还可以有更强⼤的语⾔编辑器：Nodepad++。

这⾥我使⽤的是Nodepad++，因为看上去专业⼀点。

Nodepad++的页⾯效果如图：其实第⼀次上机，⽼师会给⼤家⽰例⽂件（包括设计代码与测试代码），跑出来⽰例波形就⾏。

01-1 具体步骤1. 新建⼀个⽤于安放project的⽂档，放在哪⾥都⾏。

把前⾯做出的.v⽂件添加到这个⽂档。

留意⼀下路径。

2. 打开modelsim，在jumpstart中create a new project。

3. 在弹出的提⽰框⾥browse，找到刚才的⽂件夹。

选中。

填写project 名，注意要与.v⽂件⾥的module名保持⼀致。

点击ok。

4. 进⼊页⾯后会是这样⼦：注意此处两个⽂件后⾯应当都有问号，代表没有编译。

先逐个右击⽂件add to this project确保加⼊。

5. 在上⽅提⽰栏中complie->compile all。

稍等些许会看到⽂件后问号全部变为对勾，表⽰代码编译通过，没有问题。

如果此步出错则代表代码有bug。

在下⾯的Transcript中上翻查找错误。

6. 点击上⽅Simulate->start simulation。

由于注意与实验室不同的，选中下⾯的Enable optimization,再在右侧Optimization Options中的Visibility中选中Apply full visibility....7. 接着在work⾥找到测试代码的⽂件，选中。

《电子设计自动化》实验手册modelsim篇

在project name中输入改工程的名字，自己定义。简单英文就好，不要有各种符号。然后点OK。会出现创建程序的选项。点击creat new file。
1.Modelsim使用教程
在file name中填写fenpin，add file as type选择Verilog就行，如果你想用别的语言编写，选择相对应的语言类型就行。点ok。
1.Modelsim使用教程
将波形保存为图片。 1. 可以直接截图保存图片； 2. 在波形界面点击 fileexport-image，输入保存的名字即可保存。
下面的几个实验有的给出了测试的代码，有的没有给出。因此，为了完成这几个实验，请同学们自主完成测试代码的编写，进而完成编译、仿真，最终获得正确的仿真波形。

5）其它：10分；总体映象分，态度是否认真，实验感想等是否真实深刻。
6）还需要提交每次实验的电子材料和期末测试的电子材料。文件夹命名规则：学号+ 姓名+实验*（期末），文件夹下需要有Verilog代码，testbench代码，仿真波形 .wlf 和.do文件，波形export图片。
实验1：计数器
1.Modelsim使用教程
提示有错误，tb文件后面的问号变成差号。双击transcript界面的红色字体，弹出一个界面，显示错误的具体位置及提示。
1.Modelsim使用教程
该错误是include包含文件应该用英文的双引号，而不是中文的双引号。或者注释掉改行，保存后再重新编译。tb文件后面的差号变成对号，表示编译通过。
实验2：全加器
module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule

ModelSim用户手册

假设
我们假设您已经非常熟悉您的操作系统。
您应该很熟悉您图形界面的窗口操作功能：不是开放WINDOWS，OSF/MOTIF，就是Microsoft Windows NT/95/98/2000，我们也假定您具有VHDL和VERILOG的应用知识。
尽管ModelSim是一款非常卓越的面向HDL概念学习和实践的工具，但这个文档不是为这个目的而编写的。
ModelSim SE/EE Tutorial
在线PDF格式
从ModelSim的HELP菜单中找SE/EE
Documentation组,或者在光盘路径\modeltech\docs目录中找se_man.pdf文件。也可以从我们的网站中获得。
ModelSim SE/EEUser’s Manual(用户手册)
ModelSim SE/EEQuick Guide（命令和特性的快速查找资料）
纸介质
向ModelSim公司索取
在线PDF格式
从ModelSim的HELP菜单（选择SE/EE
Documentation > SE/EEQuick Guide),或者在路径\modeltech\docs目录中找se_guide.pdf文件。也可以从我们的网站中获得。
SPARC（SUN公司的工作站系统）是SPARC国际公司的商标。
Sun Microsystems，Sun, SunOS 和 OpenWindows 是Sun
Model Technology公司版权受保护，Model Technology公司授权用户可以打印在线文档（只能用于内部商业目的）。
2000年3月出版
Documentation组,或者在光盘路径\modeltech\docs目录中找se_cmds.pdf文件。也可以在安装完成后的硬盘中找到。

modelsim使用教程

modelsim使用教程ModelSim是一款常用的硬件描述语言（HDL）仿真工具，本教程将向您介绍如何使用ModelSim进行仿真。

步骤1：安装ModelSim首先，您需要下载和安装ModelSim软件。

在您的电脑上找到安装程序并按照提示进行安装。

步骤2：创建工程打开ModelSim软件，点击"File"菜单中的"New"，然后选择"Project"。

在弹出的对话框中，选择工程的存储位置，并为工程命名。

点击"OK"完成工程创建。

步骤3：添加设计文件在ModelSim的工程窗口中，右键点击"Design"文件夹，选择"Add Existing File"。

然后选择包含您的设计文件的目录，并将其添加到工程中。

步骤4：配置仿真设置在工程窗口中，右键点击"Design"文件夹，选择"Properties"。

在弹出的对话框中，选择"Simulation"选项卡。

在"Top level entity"字段中，选择您的设计的顶层模块。

点击"Apply"和"OK"保存设置。

步骤5：运行仿真在ModelSim的工具栏中，找到"Simulate"按钮，点击并选择"Start Simulation"。

这将打开仿真窗口。

在仿真窗口中，您可以使用不同的命令来控制和观察设计的行为。

步骤6：查看仿真结果您可以在仿真窗口中查看信号波形、调试设计并分析仿真结果。

在仿真窗口的菜单栏中，您可以找到一些常用的查看和分析工具，如波形浏览器、信号分析器等。

步骤7：结束仿真当您完成仿真时，可以选择在仿真窗口的菜单栏中找到"Simulate"按钮，并选择"End Simulation"以结束仿真。

ModelSim新手使用手册

ModelSim最基本的操作，初次使用ModelSim的同学，可以看看，相互学习。

无论学哪种语言，我都希望有个IDE来帮助我创建一个工程，管理工程里的文件，能够检查我编写代码的语法错误，能够编译运行出现结果，看看和预期的结果有没有出入，对于Verilog语言，我用过Altera的Quartus II，Xilinx的ISE，还有ModelSim（我用的是Altera 官网的ModelSim_Altera），甚至MAXPlus II，不过感觉这软件太老了，建议还是前三者吧。

学Verilog，找一本好书很重要，参考网友的建议，我也买了一本夏宇闻老师的《Verilog 数字系统设计教程》，用Quartus II来编写代码，个人觉得它的界面比ISE和ModelSim友好，我一般用它编写代码综合后自动生成testbench，然后可以直接调用ModelSim仿真，真的很方便，但学着学着，发现夏老师书里的例子很多都是不可综合的，比如那些系统命令，导致很多现象都发现不了，偶然间我直接打开了ModelSim，打开了软件自带的英文文档，步骤是：Help ->PDF Documentation->Tutorial如下所示：打开文档的一部分目录：往下读发现其实ModelSim可以直接创建工程，并仿真的。

下面以奇偶校验为例叙述其使用过程（当然前提是你在Altera官网下载了ModelSim并正确安装了）。

1.打开软件，新建一个工程，并保存到自定义的目录中（最好别含中文路径）2.点击Project，弹出窗口问是否关闭当前工程，点击Yes，接着又弹出如下窗口我个人的习惯是把Project Name和Default Library Name写成一样，自己定义Project Location。

又弹出如下窗口：3.点击Close（我的版本不能Create New File，其实新建好了工程一样可以新建.v文件），然后点击屏幕下方的Project标签：如果一开始不是如上图所示的界面，那么可以点击如下图所示红色标记的按键变成上图界面：4.在屏幕空白处右击鼠标，出现如下窗口：5.现在可以选New File或者Existing File（首先你已经编写好了）。

modelism简明操作指南

第一章介绍ModelSim的简要使用方法第一课 Create a Project1．第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a Project,或者选取File\New\Project,然后会打开Create Project对话框。

2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。

3．选取OK,会看到工作区出现Project and Library Tab。

4．下一步是添加包含设计单元的文件，在工作区的Project page中，点击鼠标右键，选取Add File to Project。

5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse 按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。

6．在工作区的Project page中，单击右键，选取Compile All。

7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。

看不到就要把Library的工作域设为work。

8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab,其中显示了counter设计单元的结构。

也可以Design\Load design 来导入设计。

到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。

结束仿真选取Design \ End Simulation，结束Project选取File \ Close \ Project。

modelsim的详细使用方法

一、简介ModelSim是一款由美国Mentor Graphics公司推出的集成电路仿真软件，广泛应用于数字电路和系统设计领域。

它提供了强大的仿真和验证功能，能够帮助工程师快速高效地进行电路设计与验证工作。

本文将详细介绍ModelSim的使用方法，以帮助读者更好地掌握这一工具的操作技巧。

二、安装与配置1. 下载ModelSim安装包，并解压到指定目录2. 打开终端，进入ModelSim安装目录，执行安装命令3. 安装完成后，配置环境变量，以便在任何目录下都能够调用ModelSim程序4. 打开ModelSim，进行软件注册和授权，确保软件可以正常运行三、工程创建与管理1. 新建工程：在ModelSim主界面点击“File” -> “New” -> “Project”，输入工程名称和存储路径，选择工程类型和目标设备，点击“OK”完成工程创建2. 添加文件：在工程目录下右键点击“Add Existing”，选择要添加的源文件，点击“OK”完成文件添加3. 管理工程：在ModelSim中可以方便地对工程进行管理，包括文件的增删改查以及工程参数的设置等四、代码编写与编辑1. 在ModelSim中支持Verilog、VHDL等多种硬件描述语言的编写和编辑2. 在ModelSim主界面点击“File” -> “New” -> “File”，选择要新建的文件类型和存储位置，输入文件名称，点击“OK”完成文件创建3. 在编辑器中进行代码编写，支持代码高亮、自动缩进、语法检查等功能4. 保存代码并进行语法检查，确保代码符合规范，没有错误五、仿真与调试1. 编译工程：在ModelSim中进行代码编译，生成仿真所需的可执行文件2. 设置仿真参数：在“Simulation”菜单下选择“S tart Simulation”，设置仿真时钟周期、输入信号等参数3. 运行仿真：点击“Run”按钮，ModelSim将开始对设计进行仿真，同时显示波形图和仿真结果4. 调试设计：在仿真过程中，可以通过波形图和仿真控制面板对设计进行调试，查找并解决可能存在的逻辑错误六、波形查看与分析1. 查看波形：在仿真过程中，ModelSim会生成相应的波形文件，用户可以通过“Wave”菜单查看波形并进行波形分析2. 波形操作：支持波形的放大、缩小、平移、选中等操作，方便用户对波形进行分析和观察3. 波形保存：用户可以将波形结果保存为图片或文本文件，以便日后查阅和分析七、性能优化与验证1. 时序优化：在设计仿真过程中，可以通过观察波形和性能分析结果，对设计进行优化，提高设计的时序性能2. 逻辑验证：通过对仿真的结果进行逻辑验证，确保设计符合预期的逻辑功能3. 时序验证：对设计的时序性能进行验证，确保信号传输和时钟同步的正确性八、项目输出与文档整理1. 输出结果：在仿真和验证完成后，可以将仿真结果、波形图和性能分析结果输出为文本文件或图片，方便后续的文档整理和报告撰写2. 结果分析：对仿真结果和验证结果进行详细的分析，确定设计的性能和功能是否符合设计要求3. 文档整理：根据仿真和验证结果，进行文档整理和报告撰写，为后续的设计和优化工作提供参考九、总结与展望ModelSim作为一款专业的集成电路仿真软件，具有着强大的功能和丰富的特性，可以帮助工程师进行电路设计与验证工作。

modelsim使用方法

modelsim使用方法ModelSim 是一种功能强大的硬件描述语言 (HDL) 模拟工具，支持VHDL和Verilog，可用于设计和验证数字系统。

本文将介绍如何使用ModelSim。

**安装 ModelSim****创建项目**在启动 ModelSim 后，首先需要创建一个新的项目。

选择 "File" 菜单，然后选择 "New" -> "Project"。

在打开的对话框中，选择项目的文件夹和项目名称，然后点击 "OK"。

**添加设计文件和测试文件**在项目中，您需要添加设计文件和测试文件。

选择 "Project" 菜单，然后选择 "Add to Project" -> "Add Files". 在打开的对话框中，选择您的设计文件 (VHDL 或 Verilog) 和测试文件，然后点击 "OK"。

**设置仿真**在编译代码之后，下一步是设置仿真选项。

选择 "Simulate" 菜单，然后选择 "Start Simulation"。

在打开的对话框中，选择您的顶层模块。

您还可以选择以 GUI 模式还是批处理模式运行仿真。

在设置仿真之前，您可以添加信号波形文件以在仿真过程中显示波形。

选择 "Simulate" -> "Wave" -> "Add Waveform". 然后，选择信号波形文件 (.do 或 .vcd)，并点击 "OK"。

**运行仿真**设置仿真选项后，您可以开始执行仿真。

通过选择 "Simulate" -> "Run"，可以运行单步或连续仿真。

modelsim使用说明

1在quartus中设置第三方仿真工具，选择assignments－settings－eda tool settings－simulatin选择modelsim－verilog2编译工程3编译完成后会在工程目录下生成simulation－modelsim的目录，打开Wave.vo是仿真网表文件，可以用来代替设计文件；.xrf是quartus编译生成的信息文件；.sdo是工程延时信息4、加入仿真库文件：路径C:\altera\quartus50\eda\sim_lib220model.v：带有用户原语类型的quartus自带的ip核的库文件altera_mf.v：quartus自带的ip核的库文件cyclone_atoms.v：相应系列的器件库在本例中需要添加altera_mf.v，cyclone_atoms.v5、编写测试模块6、把这些文件粘贴到刚才生成的目录中7、打开modelsim8、选择file－new－project9、指定工程名称，路径，工作目录10、添加设计文件（1）（2）（3）（4）11、编译工程全部编译功能仿真12、修改wave.vo文件把延时信息注释掉//initial $sdf_annotate("WA VE_v.sdo");13、重新编译wave.vo14、选择simulate开始仿真15、选择顶层模块，然后确定16、右键选择添加信号到波形图17、在命令行中敲入run 1ms回车，开始仿真18、观察波形二进制显示十进制显示没有延时时序仿真19、把wave.vo的修改过的注释改回来，重新编译20选择simulate21、选择sdf标签22、加入.sdo文件，把下面的sdf options都选中23、选择ok进行仿真24、和功能仿真一样加入波形图，仿真25、看延时。

Modelsim详细使用教程

Modelsim详细使用教程一、打开Medelsim双击桌面快捷方式，出现下图所示界面，如果上一次使用ModelSim建立过工程，这时候会自动打开上一次所建立的工程；二、建立工作库点击File->New->Library，输入Library Name，点击OK，就能看见新建的库。

三、建立工程点击File->New->Project，输入Project Name，在Project Location 中输入工程保存的路径，建议在Library所在文件夹中。

在Default Library Name 中为我们的设计编译到哪一个库中。

点击OK会出现下图所示的界面。

四、为工程添加文件Create New File 为工程添加新建的文件；Add Existing File为工程添加已经存在的文件；Create Simulation为工程添加仿真；Create New Folder为工程添加新的目录。

这里我们点击Create New File，来写仿真代码。

输入File Name，再输入文件类型为Verilog （默认为VHDL，Modelsim也可以仿真System Verilog代码），Top Level表示文件在刚才所设定的工程路径下。

点击OK，并点击Close关闭Add items to the Project窗口。

这时候在Workspace窗口中出现了Project选项卡，里面有8_11.v，其状态栏有一个问号，表示未编译，双击该文件，这时候出现8_11.v的编辑窗口，可以输入我们的Verilog代码。

五、编写Verilog代码写完代码后，不能马上就编译，要先File->Save保存，否则，编译无效。

然后选择Compile->Compile All。

Transcript脚本窗口出现一行绿色字体Compile of 8_11.v was successful. 说明文件编译成功，并且该文件的状态栏显示绿色的对号。

modelsim使用流程

modelsim使用流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!1. 建立工程打开 Modelsim 软件。

选择“File”菜单，然后选择“New”->“Project”。

ModelSim简明使用教程

ModelSim6.1入门教程因为本人在初学Verilog 编程语言时，觉得很难上手的是使用ModelSim ，所以今天和大家交流一下，好了，闲话不多说了，我们开始吧！1，打开ModelSim 的画面如下：标准的windows 界面，最上面是菜单栏，以及菜单栏的一些快捷方式。

左边是工作空间，里面显示的是一些库文件。

右边是编辑区，最下面是交互区，可以通过命令完成所有的操作。

我们在此只讲一些基本的命令输入，以完成仿真。

2，建立工程，如图所示：单击Project 之后，画面如下：菜单快捷栏工作空间栏编辑栏仿真交互栏在图中Project Name中输入AND_2，这也是我们建立的第一个工程，路径选择如下图所示，默认库名我们用默认的work。

这一步完成之后，点击ok，如下图：单击ok后，如下图：其实应该没有右边的那个Creat Project File选择框，只有左边的Add items to the Project，呵呵，在此偷懒了。

单击Add items to the Project中的Creat New File（如果你已经写好了代码，可以通过点击Add Existing Flie添加），如下图：在File Name中输入AND_2，在Add file as type选项中选择Verilog，其他的使用默认即可。

单击ok。

在工作空间中添加了名为AND_2的文件，如图。

状态是“？”，说明没有通过编译。

其实咱还没开始写代码呢！好了，现在开始正式写代码了。

双击图中AND_2文件那一行的任何地方，就会打开右边的编辑区，和其他IDE 工具一样，使用编辑器，输入如下代码：module AND_2(clk,rst,A,B,C);input clk,rst,A,B;output C;reg C;always@(posedge clk or negedgeif(!rst)C <=1'b0;elseC <=A&B;Endmodule 输入完成后，单击保存。

modelsim使用手册.

Modelsim使用1 前言作为一种简单易用，功能强大的逻辑仿真工具，Modelsim具有广泛的应用。

这里对ModelSim作一个入门性的简单介绍。

首先介绍ModelSim的代码仿真，然后介绍门级仿真和时序验证。

2 代码仿真在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。

这时，仿真的对象为HDL代码，比较直观，速度比较快，可以进行与软件相类似的多种手段的调试（如单步执行等）。

在设计的最初阶段发现问题，可以节省大量的精力。

2.1 代码仿真需要的文件1．设计HDL源代码：可以使VHDL语言或Verilog语言。

2．测试激励代码：根据设计要求输入/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。

3．仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO（Altera常用的FIFO有：lpm_fifo /lpm_fifo_dc等）、DPRAM等。

2.2 代码仿真步骤1．建立工程：在ModelSim中建立Project。

如图2.1所示，点击File⇨New⇨Project，得到Creata Project的弹出窗口，如图2.2所示。

在Project Name栏中填写你的项目名字，建议和你的顶层文件名字一致。

Project Location是你的工作目录，你可通过Brose按钮来选择或改变。

Ddfault Library Name可以采用工具默认的work。

图2.1图2.22．给工程加入文件：ModelSim会自动弹出Add Items to the project窗口，如图2.3所示。

选择Add Exsiting File后，根据相应提示将文件加到该Project中。

图2.33．编译：编译（包括源代码和库文件的编译）。

编译可点击Comlile⇨Comlile All来完成。

4．装载文件：如图2.4，点击Simulate⇨Simulate…后，如图2.5所示，选定顶层文件（激励文件），ADD加入，然后点击LOAD，装载。

modelsim教程

ModelSim教程简介ModelSim是一种常用的硬件描述语言仿真器，它广泛应用于数字电路设计、验证和测试。

本教程将介绍ModelSim的基本知识和使用方法，帮助读者快速上手ModelSim，并顺利完成数字电路仿真和验证工作。

目录1.安装ModelSim2.创建工程3.设计代码编写4.编译和仿真5.波形查看和分析6.仿真高级特性7.总结安装 ModelSim首先，您需要下载和安装 ModelSim。

您可以从 Mentor Graphics（ModelSim的开发商）的官方网站上找到适用于您的操作系统版本的安装程序。

下载完成后，按照安装向导的提示进行安装，并确保将安装目录添加到系统的环境变量中。

创建工程在开始使用 ModelSim之前，您需要创建一个工程，用于组织和管理您的设计代码。

以下是创建ModelSim工程的基本步骤：1.打开 ModelSim，并选择“File -> New -> Project”。

2.在弹出的对话框中，选择要保存工程的目录和工程名称，并点击“Next”。

3.在下一步中，您可以选择是否添加已有文件到工程中，或者选择直接创建新的设计文件。

完成后，点击“Next”。

4.在下一步中，您可以选择激活某些特性，如代码覆盖率、时序分析等。

完成后，点击“Next”。

5.最后，点击“Finish”来完成工程的创建。

设计代码编写在 ModelSim中，您可以使用HDL（硬件描述语言）编写您的设计代码。

常用的HDL语言包括VHDL和Verilog。

以下是一个简单的VHDL代码示例：-- Counter.vhdentity Counter isport (clk :in std_logic;rst :in std_logic;count :out unsigned(7downto0));end entity Counter;architecture Behavioral of Counter issignal internal_count :unsigned(7downto0); beginprocess(clk, rst)beginif rst ='1'theninternal_count <= (others=>'0');elsif rising_edge(clk) thenif internal_count =8theninternal_count <= (others=>'0');elseinternal_count <= internal_count +1;end if;end if;end process;count <= internal_count;end architecture Behavioral;编译和仿真编译和仿真是在ModelSim中运行设计代码并生成波形的关键步骤。

ModelSim 指南说明书

ModelSim Guide CPR E 281: Digital LogicIntroductionModelSim is a software for simulating hardware related tasks such as those normally performed on the Altera FPGA Board. Due to the coronavirus pandemic we are not allowed to use these boards this semester, because they cannot be easily disinfected after each use. Therefore, we will use ModelSim to simulate our circuit designs.Starting ModelSimVDI provides a virtual Windows 10 or Linux desktop with the same software as our physical computer labs. VDI works both on-campus and off-campus and can be used from almost any computing device (https:///vdi/).How to Connect to VDIIf you are off campus you no longer need to connect to the VPN before using VDI (unless you want to; instructions for VPN are posted here: https:///).1.Download the client for Windows or Mac: https:///2.Install the client with all the defaults.unch the VMware Horizon Client4.Click the New Server icon on the Horizon Client Home window (the plus buttonon the top left), enter https:// for the name of the Connection Server, and click Connect.5.Enter your IASTATE NetID in the form of*****************and password6.Double click on the Windows Lab VDI icon.You should now be able to access Quartus Prime remotely, as well as your U: drive. When you are finished using the VDI session, make sure anything that you want to keep saved on your U: drive. Otherwise, it will be deleted after you logout. You can exit the VDI session via several methods:1.Start Menu > Log off2.Start Menu > Shut Down3.Quit the VMware View ClientAll sessions are automatically destroyed after 2 hours of inactivity or logoff/shutdown.To open ModelSim, simply search for ModelSim on the start menu as shown in Figure 1.Figure 1: Starting ModelSIM from the start menu.Creating a New ProjectAfter starting ModelSim, click on File > New > Project and select a directory for the project as shown in Figure 2 and Figure 3. This directory will contain all files for the new project.Figure 2: Selecting a directory for a new project.Figure 3: Selecting a directory for a new project.After completing these steps, ModelSim creates necessary project and preset files to later ease the process of opening projects and view previous simulation logs.Adding Files to ModelSimThe next step is to add files to the project. There are two options, either to createa new file within ModelSim’s built-in text editor or add an existing file from the directory. The choice is made with the pop-up window shown in Figure 4, which should show up automatically after creating a new project. The files that can beadded here are .v files, i.e., Verliog HDL files.Figure 4: Pop-up window to select file additions.What Are Verilog HDL (.v) Files?ModelSim can simulate circuits described using a Hardware Description Language (HDL). In this class we will use a language called Verilog, or sometimes Verilog HDL. There are two ways to create a Verilog (.v) file:1.Describe the functionality of the circuit directly in Verilog using a text editor.2.Create a block diagram file (.bdf) for the circuit using a software packagecalled Quartus. Then, convert the .bdf file to a .v file so that it can besimulated with ModelSim.Using Quartus to Convert a Block Diagram File to a Verilog HDL FileUsing the start menu, search for Quartus and start the application as shown in Figure 5.Figure 5: Starting Quartus from the start menu.Load the desired block diagram file (*.bdf) that you want to convert to a Verilog (*.v)file. Then, go to File > Create/Update > Create HDL Design from Current File as shown in Figure 6. A pop-up window will prompt you for the format of the output file. Make sure to select “Verolog HDL” as shown in Figure 7. Click OK and let Quartus dothe remaining work. The resulting *.v file is now in the same directory and is ready tobe opened by ModelSim.Note: After converting the file it should be added to a project in ModelSim so that it can be simulated (see the previous page).Figure 6: Converting a .bdf file to a .v file.Figure 7: Prompt for choosing the destination of the converted .v file.Compiling FilesTo compile a file, right click on the file name within the project directory and then Compile > Compile All (see Figure 8). If the compilation is successful, a green tickmark will appear in the status column for this file.Figure 8: Compiling files in ModelSim.Starting a SimulationBefore you proceed to this step, make sure that all files in your project are compiled successfully. This is necessary because there could be dependencies between the files.To run the simulation click Simulate > Start Simulation as shown in Figure 9. A pop-up window will prompt you to select the file that you want to simulate. In the “Design” tab, look for an item called “work” and then click the “+” button that is immediately to its left (see Figure 10). This will show more files. Click on the file that you want to test and then click OK.Figure 9: Starting a simulation in ModelSim.Figure 10: Selecting the file to be simulated from the work directory.Figure 11: Starting a simulation and invoking the wave form diagram.A simulation window should pop-up as shown in Figure 11. Double click the file name to add all input/signal/output variables to be analyzed. Then click on a variable name that pops up on the right and press “CTRL-W” to add waveforms. No actual wave forms should show up since the variables have no initial value yet. This is shown in Figure 12.Figure 12: Adding variables and incorporating them into the wave form.Edge-Case TestingNow, it’s time to finally test the circuit! For this example, we will hard code (or force) the values of the input variables for this circuit. This next step is important! Click on the desired input variable and not on an output variable. Then, right click and choose Force as shown in Figure 13. This allows you to force a value for that input indefinitely, orat least until it is forced to another value manually.Figure 13: Forcing values for an input.Another way to test is to create a testbench (if you’re interested look up some YouTubetutorials on this subject), but that is out of the scope of this class.After completing all of these steps, it is time to see some results. There is a command prompt at the bottom that allows for typing in commands in ModelSim syntax.Using these commands, we can quickly tell ModelSim to complete tasks, instead of looking for them in the dropdown menus. Please ensure that all input variables have a forced value before doing this step. On the command prompt type “run 100”, which lets the wave form simulate edge cases for 100 ns. The output variable now shows an expected output. In this case, the output of 0 AND 0 is 0! This is shown in Figure 14.Figure 14: Wave form showing 0 AND 0 for which the output is 0.QuestionsIf you have any questions or comments, please email your lab TA for further assistance.。

modelsim详细使用教程.pdf

Modelsim 详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。

这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个 library 命名为work。

尤其是第一次运行 modelsim 时，是没有这个“work”的。

但我们的 project一般都是在这个work下面工作的，所以有必要先建立这个work。

File →new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。

就能看见work.2、如果在 library 中有 work ，就不必执行上一步骤了，直接新建工程。

File→new →project会弹出在 Project Name 中写入工程的名字，这里我们写一个二分频器，所以命名 half_clk,然后点击 OK 。

会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。

在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。

注意Add file as type要选择成Verilog（默认的是VHDL），然后OK。

发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。

并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。

这样工程就建立完毕了。

二、写代码：1、写主程序：双击 half_clk.v 文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out );input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。

modelsim使用方法

第一步建立工程文件
选择file 目录下new 下的progect
在project name 下面的方框内输入工程名，指定保存路径后点击ok
点击或注意加载已有文件时最好将该文件复制到该工程文件夹内，即
第二步编写ＶＨＤＬ源程序
选择file 目录下new 下的source ，选择VHDL即可
第三步编译
选择view目录下的progect,出现下面的页面
在该页面点击全编译图标即可对工程内所有源文件进行编译如果已选中源文件中的某一个文件，如下图所示
则可以利用对该文件进行单独编译。

编译成功后方可进行第四步
第四步仿真
点击library出现下面的页面
双击顶层文件
选择你想观察的结构体名，点击鼠标右键，选择“add”“to wave”“all iterms in region”
点击选中时钟信号，右击鼠标，选择clock
点击ok后设置仿真时间
点击运行即可。

注意：由于VHDL 语言综合时不包括初始化语句，所以必须设置一个复位信号来启动整个程序，该复位信号在仿真时需要在顶层文件中额外编程产生。

除了时钟以外的输入信号也应该额外编程产生，即网上所说的激励文件。