常用时序逻辑电路
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第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
电子技术基础第7章时序逻辑电路课件
7.2 防止空翻的触发器
7.2.1 主从型JK触发器
3.主从触发器的一次翻转问题 由于主从JK触发器存在“一次变化”问题，在CP脉冲为高电平期间，如果JK端出现 一定宽度的正向干扰。因此，在使用主从JK触发器时，一般要求在CP=1期间，JK的状态 保持不变;若需要改变J、K的状态，应在CP=0期间进行。
2.集成D触发器
D触发器74HC74
7.3 集成触发器
7.3.2 触发器的时间参数
1.最高时钟频率fmax 2.传输延迟时间 3.建立时间tset 4.保持时间th
7.4 二进制计数器 7.4.1 异步二进制计数器
1.异步二进制加法计数器
异步二进制加法计数器原理图
7.4 二进制计数器 7.4.1 异步二进制计数器
7.2 防止空翻的触发器 7.2.2 边沿触发器
2.负边沿JK触发器 （1）电路组成及逻辑符号
负边沿JK触发器
7.2 防止空翻的触发器
7.2.2 边沿触发器 2.负边沿JK触发器 （2）逻辑功能 触发器输出状态的变化发生在CP的下降沿，而次态输出仅取决于CP下降沿到达时到
J、K的状态，时钟的其他时间J、K值都可以变化，因而它的抗干扰能力强。
7.2 防止空翻的触发器 7.2.2 边沿触发器
3.T触发器 把JK触发器的两个输入端J、K接在一起成为一个输入端，并称之为T输入端，就构成 了T触发器
T触发器
7.3 集成触发器 7.3.1 集成触发器的品种和类型
1.集成JK触发器
JK触发器HC76
7.3 集成触发器 7.3.1 集成触发器的品种和类型
4.扭环计数器
扭环计数器
7.5 十进制计数器 7.5.1 同步十进制加法计数器
时序逻辑电路 课件
1
工作特点：随CP的不断输入， 0 电路递减计数。（略）
0X 0X 1X 1X C Q3 Q2 Q1 Q0 CP RD 74LS161 EP LD D3 D2 D1 D0 ET
X0 X0 X1 X1
4、四位二进制可逆计数器74LS191
逻辑符号 C/B Q3 Q2 Q1 Q0 CPI S 74LS191 CPO LD D3 D2 D1 D0 U/D （二） 同步十进制计数器
1、写输出方程 2、写驱动方程 3、写状态方程 4、填状态转换表
5、画状态转换图 6、画时序波形图 7、分析其功能 8、检查自启动
二、举例
CP
试分析下图时序电路的逻辑功能。
1J Q1
1J Q2
1J Q3 &
1Y
C1
1K
Q1 &
C1 Q2 1K
C1 Q3 1K
解： 1）输出方程 Y = Q3Q2
2）驱动方程
一、同步计数器
(一) 同步二进制计数器
1、同步二进制加法计数器（四块T触发器组成）
C
Q3
Q2
Q1
Q0
&
C1 1N
C1 1N
C1 1N
C1 1N
CP
T3
T2
&
&
T1 T0=1
(1) 输出方程
C=Q3Q2Q1Q0
(2) 驱动方程
T0=1； T1=Q0； T2=Q1Q0； T3=Q2Q1Q0
(3)时序波形图
1
1110 1111
0111 1010
1000 1011
1001 0110
❖状态转换图（Q3Q2Q1Q0 / Y）
0000 /0 0001 /0 0010
电子技术——几种常用的时序逻辑电路参考答案
第七章几种常用的时序逻辑电路参考答案一、选择题1.当时的输入信号，电路原来状态，a2.a3.b4.b5.JK6.基本RS，1R S+=（RS=0）7.T8.1，1n nQ Q+=9.J=K=T；J=K=T=1；J=D，K=D10.n nD TQ TQ=+；nD Q=11.并行，串行；并行输出，串行输出12.数码，移位13.清零14.同步计数器，异步计数器。
15.a，清零，置数，保持16.b17.异步，同步。
18.a，M*N19.2，双稳态触发器20.双向移位二、判断题1. B2. C3. C4. D5. B6. A7. C8. C9. A10. B11. C12. D13. D14. B15. D16. D17. A18. C19. C20. D三、判断题1.错2.对3.对4.错5.对6.错7.对8.对9.错10.错11.对12.对13.对14.错15.对四、简答题1.（9-1易）图示是用与非门组成的基本RS触发器试根据其特性表，并写出特性方程和约束条件。
R SnQ1n Q+功能0 0 0 0 01不定不定不允许0 1 0 1 01置010 1 0 011置11 1 1 1 011保持参考答案：特征方程：1n nQ S RQ+=+，约束条件：1R S+=2.（9-1中） 用JK 触发器（特性方程1n n n Q JQ KQ +=+）可以转换成其他逻辑功能触发器，适当连接给出的JK 触发器的输入端分别将其转换成： 1）.T 触发器（1n n n Q TQ TQ +=+） 2）.T ’触发器（1n n Q Q +=） 3）.D 触发器（1n Q D +=）参考答案：3.（9-1中）写出JK 触发器，T 触发器，T ’触发器，D 触发器的特性方程。
参考答案：JK 触发器特性方程：1n n n Q JQ KQ +=+T 触发器特性方程：1n n n Q TQ TQ +=+ T ’触发器特性方程：1n n Q Q += D 触发器特性方程：1n QD +=4.（9-3中）同步计数器的同步是指什么？ 参考答案：所谓同步指组成计数器的所有触发器共用一个时钟脉冲，使应该翻转的触发器在时钟脉冲作用下同时翻转，并且该时钟脉冲即输入的计数脉冲。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
第六章时序逻辑电路
异步 置0端
CLK异0为步计计数数输器入与端、同Q步0为计输数出器端比，二，进具制有计如数下器 特点： CLK* 1电为计路数简输单入；端、Q3为输出端，五进制计数器 CLK* 1速与Q度0慢相连；、CLK0为输入端、Q3为输出端，十进制计数器
四、任意进制计数器的构成方法 设已知计数器的进制为N,要构成的任意进制计数
圆圈表示电路的各个状态，箭头表示状态表示的方向， 箭头旁注明转换前的输入变量取值和输出值
三、状态机流程图（SM图） 采用类似于编写计算机程序时使用的程序流程图的形
式，表示在一系列时钟脉冲作用下时序电路状态的流程以及 每个状态下的输入和输出。
四、时序图 在输入信号和时钟脉冲序列作用下，电路状态、
输出状态随时间变化的波形图。
电路在某一给定时刻的输出
取决于该时刻电路由的触输发入器保存 还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
例：串行加法器电路
利用D触发器 把本位相加后 的进位结果保 存下来
时序电路在结构上的特点：
（1）包含组合电路和存储电路两个组成部分
（2）存储输出状态必须反馈到组合电路的输入端，与输入 信号共同决定组合逻辑电路的输出
串行进位方式以低位片的进位输出信号作为高位片的时 钟输入信号;
并行进位方式以低位片的进位输出信号作为高位片的 工作状态控制信号（计数的使能信号），两片的CLK同时接 计数输入信号。
二、异步计数器
B、减法计数器
二、异步计数器
B、减法计数器
根据T触发器的翻转规律即可画出在一系列CLK0脉冲信号 作用下输出的电压波形。
2、异步十进制计数器
J K端悬空相当于接逻辑1电平 将4位二进制计数器在计数过程中跳过从1010到1111这6个状态。
CLK异0为步计计数数输器入与端、同Q步0为计输数出器端比，二，进具制有计如数下器 特点： CLK* 1电为计路数简输单入；端、Q3为输出端，五进制计数器 CLK* 1速与Q度0慢相连；、CLK0为输入端、Q3为输出端，十进制计数器
四、任意进制计数器的构成方法 设已知计数器的进制为N,要构成的任意进制计数
圆圈表示电路的各个状态，箭头表示状态表示的方向， 箭头旁注明转换前的输入变量取值和输出值
三、状态机流程图（SM图） 采用类似于编写计算机程序时使用的程序流程图的形
式，表示在一系列时钟脉冲作用下时序电路状态的流程以及 每个状态下的输入和输出。
四、时序图 在输入信号和时钟脉冲序列作用下，电路状态、
输出状态随时间变化的波形图。
电路在某一给定时刻的输出
取决于该时刻电路由的触输发入器保存 还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
例：串行加法器电路
利用D触发器 把本位相加后 的进位结果保 存下来
时序电路在结构上的特点：
（1）包含组合电路和存储电路两个组成部分
（2）存储输出状态必须反馈到组合电路的输入端，与输入 信号共同决定组合逻辑电路的输出
串行进位方式以低位片的进位输出信号作为高位片的时 钟输入信号;
并行进位方式以低位片的进位输出信号作为高位片的 工作状态控制信号（计数的使能信号），两片的CLK同时接 计数输入信号。
二、异步计数器
B、减法计数器
二、异步计数器
B、减法计数器
根据T触发器的翻转规律即可画出在一系列CLK0脉冲信号 作用下输出的电压波形。
2、异步十进制计数器
J K端悬空相当于接逻辑1电平 将4位二进制计数器在计数过程中跳过从1010到1111这6个状态。
第5章 时序逻辑电路
第5章 时序逻辑电路 ①时钟方程：
CP0=CP
n Z Q1n Q0
CP1=Q0
②输出方程：
③各触发器的驱动方程：
n D0 Q0
D1 Q1n
（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态 方程：
Q0
Q1
现 0 1 1 0 态 0 1 0 1
n 1
n D0 Q0
（CP由0→1时此式有效） （Q0由0→1时此式有效）
/0
001
/0 010 /0
011 /0
/Y
6） 时序图
CP Q1 Q2 Q3 1 2
/1 110 /0 101 /0 100
7、分析电路的功能 t
0 0
t
1 0
1 0
t
t t
随CP的输入，电路循 环输出七个稳定状态， 所以是七进制计数器。 Y端的输出是此七进制 计数器的进位脉冲。
8、检查自启动 由状态转换表知，此 电路能自启动。
的输入端。
Q0 串行 输出 D0 FF0 1D
∧
并
行 Q1
输 Q2
出 Q3 DI 串行 输入 Q
FF1 Q D1 1D
∧
FF2 Q D2 1D
∧
FF3 Q D3 1D
∧
C1
C1
C1
C1
R CP CR
R
R
R
2 ．双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制 端S便构成既可左移又可右移的双向移位寄存器。
Vcc Q0 Q1 Q2 Q3 CP
16 15 14 13 12 11
S1 S0
10 9
CP
Q 0Q 1 Q 2Q 3 74194 D 0 D 1 D2 D 3 S0 S1 DSL
常用的时序逻辑电路
常用的时序逻辑电路时序逻辑电路是数字电路中一类重要的电路，它根据输入信号的顺序和时序关系，产生对应的输出信号。
时序逻辑电路主要应用于计时、控制、存储等领域。
本文将介绍几种常用的时序逻辑电路。
一、触发器触发器是一种常见的时序逻辑电路，它具有两个稳态，即SET和RESET。
触发器接受输入信号，并根据输入信号的变化产生对应的输出。
触发器有很多种类型，常见的有SR触发器、D触发器、JK 触发器等。
触发器在存储、计数、控制等方面有广泛的应用。
二、时序计数器时序计数器是一种能按照一定顺序计数的电路，它根据时钟信号和控制信号进行计数。
时序计数器的输出通常是一个二进制数，用于驱动其他电路的工作。
时序计数器有很多种类型，包括二进制计数器、BCD计数器、进位计数器等。
时序计数器在计时、频率分频、序列生成等方面有广泛的应用。
三、时序比较器时序比较器是一种能够比较两个信号的大小关系的电路。
它接受两个输入信号，并根据输入信号的大小关系产生对应的输出信号。
时序比较器通常用于判断两个信号的相等性、大小关系等。
常见的时序比较器有两位比较器、四位比较器等。
四、时序多路选择器时序多路选择器是一种能够根据控制信号选择不同输入信号的电路。
它接受多个输入信号和一个控制信号，并根据控制信号的不同选择对应的输入信号作为输出。
时序多路选择器常用于多路数据选择、时序控制等方面。
五、时序移位寄存器时序移位寄存器是一种能够将数据按照一定规律进行移位的电路。
它接受输入信号和时钟信号，并根据时钟信号的变化将输入信号进行移位。
时序移位寄存器常用于数据存储、数据传输等方面。
常见的时序移位寄存器有移位寄存器、移位计数器等。
六、状态机状态机是一种能够根据输入信号和当前状态产生下一个状态的电路。
它由状态寄存器和状态转移逻辑电路组成，能够实现复杂的状态转移和控制。
状态机常用于序列识别、控制逻辑等方面。
以上是几种常用的时序逻辑电路，它们在数字电路设计中起着重要的作用。
时序逻辑电路
代表存储器的输出状态，Q为状态向量
二、按照存储单元状态变化的特点，时序电路可以分成同步时序 电路和异步时序电路两大类。 在同步时序电路中，所有触发器的状态变化都是在同一时钟 信号作用下同时发生的。而在异步时序电路中，各触发器状 态的变化不是同时发生，而是有先有后。异步时序电路根据 电路的输入是脉冲信号还是电平信号，又可分为：脉冲异步 时序电路和电平异步时序电路。
111 0
0 11 0
/0
/0
11 0 1
0 111
/0
/0
1100 /0 1011 /0 1010 /0 1001 /0 1000
第六章 时序逻辑电路— 6.1 概述
Y(tn) = F[X(tn)，Q(tn)] —— 输出方程 Q(tn+1) = G[Z(tn)，Q(tn)] —— 状态方程（对与独立的一个RS、
JK、D触发器称为特征方程） Z(tn) = H[X(tn)，Q(tn)] —— 驱动方程（激励方程） tn，tn+1表示相邻的两个离散时间；q1，q2，…, qL为状态变量，
001 /0
/0 010
011
/1
/1
/0
111
110
/0 101
/0 100
→代表转换方向，输入变量取值写出斜线之上，输出值写在斜线之 下。
时序图： 在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫 做时序图。
CP
Q1
t
Q2
t
Q3
t
Y
t
t
第六章 时序逻辑电路— 6.3 常用的时序电路分析（寄存器）
一、寄存器：
维持阻塞结构的单拍工 作方式寄存器,其接收数 码时所有数码都是同时 读入的,称此种输入、输 出方式为并行输入，并 CP 行输出方式。
二、按照存储单元状态变化的特点，时序电路可以分成同步时序 电路和异步时序电路两大类。 在同步时序电路中，所有触发器的状态变化都是在同一时钟 信号作用下同时发生的。而在异步时序电路中，各触发器状 态的变化不是同时发生，而是有先有后。异步时序电路根据 电路的输入是脉冲信号还是电平信号，又可分为：脉冲异步 时序电路和电平异步时序电路。
111 0
0 11 0
/0
/0
11 0 1
0 111
/0
/0
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第六章 时序逻辑电路— 6.1 概述
Y(tn) = F[X(tn)，Q(tn)] —— 输出方程 Q(tn+1) = G[Z(tn)，Q(tn)] —— 状态方程（对与独立的一个RS、
JK、D触发器称为特征方程） Z(tn) = H[X(tn)，Q(tn)] —— 驱动方程（激励方程） tn，tn+1表示相邻的两个离散时间；q1，q2，…, qL为状态变量，
001 /0
/0 010
011
/1
/1
/0
111
110
/0 101
/0 100
→代表转换方向，输入变量取值写出斜线之上，输出值写在斜线之 下。
时序图： 在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫 做时序图。
CP
Q1
t
Q2
t
Q3
t
Y
t
t
第六章 时序逻辑电路— 6.3 常用的时序电路分析（寄存器）
一、寄存器：
维持阻塞结构的单拍工 作方式寄存器,其接收数 码时所有数码都是同时 读入的,称此种输入、输 出方式为并行输入，并 CP 行输出方式。
第3章第4节 常用时序逻辑电路模块(1)
Q7
2011/11/9 Qinwenhu
3
2.移位寄存器（Shift Register）
定义：
所存放的数据能移动位置的寄存器
分析下图
Q3
Q2
Q1
Q0
X
1D
C1 CP
2011/11/9 Qinwenhu
1D C1
1D
1D
C1
Q
C1
Q
4
上图状态方程：
Q0n+1= Q1n ; Q1n+1= Q2n Q2n+1= Q3n; Q3n+1=Xn
Q1 Q2 Q3 Q4 0000
1000 0001
1100
0011
1110
0111
1111
23
问题：如何构成5分频器？
画出逻辑图、波形图、状态图
2011/11/9 Qinwenhu
24
（4）构成顺序存取存储器
& 1 B00 B01 01 …
D0
数
& 1
据 输
D1
入
& 1
D2 读出
写入2011/11/9 Qinwenhu
0001
0010
1111
1110
1101
1100
1011
2011/11/9 Qinwenhu
1010
Q3 Q2 Q1 Q0
0011
0100
1001
0101
0110
0111 1000
41
反馈置数实现模6图
Q0 Q1 Q2 Q3 Co
EN
LD
CI CP
CR
D0 D1 D2 D3
相关主题
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• 1• 0
• 1• 0
•加/减控 •D制/ U
•× •×
•0
•1
• 74191的功能表
•时钟 •CP •× •× •↑ •↑
•预置数据输入
•D3 D2 D1 D0
•
d3 d2 d1
d0
•
×××
×
•
×××
×
•输 出
•Q3 Q2 Q1 Q0
•
d3 d2 d1
d0 • 保持
• 计数
• 计数
•工作模式
• 异步 置数
•5 •0 1 0 1 •1 •1
•6 •0 0 0 0来自•LD=0•1110 •1111
•0111 •1000 •1001 •0110
•1011 •1010
•0000•/0 •0001•/0 •0010
•/1 •0101
•/0 •0100
•/0
•/0 •0011
❖状态转换图 •（Q3Q2Q1Q0 / Y） •1100 •1101
•0 0 1 1 •0 1 0 0 •0 1 0 1
•LD •74LS160 •EP •RD •D3 D2 D1 D0•ET •1
•0 1 1 0 •0 1 1 1 •LD=0
•1 0 0 1
•1 0 0 0 •置入 •1 0 0 1
•0000 •/0 •0001 •/0 •0010
•跳过状态
❖ 状态转换图
•Y 端是此计数器的进位输出端，进位信号为Y=0。
•2、 计数状态表 •（2）片
•CP顺序 Q3Q2Q1Q0
•0
0000
•1
•0 0 0 0
（1）片
Q3Q2Q1Q0
0000 •0 0 0 1
状态数 •1 •2
•… •… •… •…
•9
•0 0 0 0
•10
•0 0 0 1
•11
•0 0 0 1
•12
•Q3 Q2 Q1 Q0•CP ••D73•4（DL2S21）D611D0••EETP
•1
•C
•LD •RD
•Q3 Q2 Q1 Q0•CP ••D73•4（DL2S11）D611D0••EETP
•CP •1
•解： •1、连接方式与特点
•异步CP方式。（1）片Y’端的进位信号是（2）片的时钟。
•（1）片是10进制•（，即：两片之间是10进制）。 •当两片计数到0001、0010状态时，电路整体清零。
•0 0 0 1
•0 0 0 0
•1 0 0 1 •0 0 0 0 •0 0 0 1 •0 0 1 0 0000
•3、进制 M •M = 10 + 2 = 12 。 •问题： •此例能否用整体置数法？
•10 •11 •12 •13•暂态
•RD=0
•例4 •电路如图，试分析电路为几进制计数器， 两片之间是几进制。
•（1）
•D3 D2 D1 D0
•EP •ET
•CP •1
•2、连接方式与特点
•1）异步CP方式。低位的进位信号是高位的时钟。 •2）两片的EP、ET恒为1，都处于计数状态。
•3、进制 M •高位、低位各自能输出10个稳定状态：•M = 10×10 = 100
•高位的C 端是此计数器的进位输出端，进位信号为Y=1。
•例2 两片之间用非门连接的原理
•74LS160是CP↑作用的计数器，若片间连接不用非门，则：
•CP •… •9 •10
•CP •… •9 •10
•Q0
•Q1 •低 •Q2 位
•Q3
•C1
•1 •0 •0 •0 •0 •0 •1 •0
•Q0
•Q1 •低 •Q2 位
•Q3
•C1
•1 •0 •0 •0 •0 •0 •1 •0
• 数据 保持
• 加法 计数
常用时序逻辑电路
➢ 同步十进制计数器74LS160、74LS162
常用时序逻辑电路
➢ 任意进制计数器 ① 复位法
• 例：以 74LS163/ 74LS161 构成11进制计数器 。
•Simulation
常用时序逻辑电路
• ② 置数法 • 例：以74LS163构成余3十进制计数器。
••00 01 00 00
••00 00 10 00
•Y •&
•1
•C •RD •LD
•Q3 Q2 Q1 Q0•ET ••D73•4（DL22S）1D611D0••CEPP
•1
•C •RD •LD
•••DQ733•4D（QL22S11）DQ6111DQ00•••ECETPP
•1
•CP
•解：•1、连接方式与特点
•同步CP方式。•两片之间是16进制。
•（1）片的进位信号控制（2）片的使能端，
•（2）片仅在 ET=EP=C1=1 的时间内计数。 •当两片计数到0100、0010状态时，•电路总体置入0。
•Y 端是此计数器的进位输出端，进位信号为Y=0。
•高位的C 端是此计数器的进位输出端，进位信号为Y=1。
•例2 •试用两片74LS160构成百进制计数器。
•1、连接线路
•为何用非门？
•Y
•C
•LD •RD
•Q3 Q2 Q1 Q0•CP ••D73•4（DL22S）1D610D0••EETP
•1
•C
•LD •RD
•Q3 Q2 Q1 Q0•CP
•74LS160
•Y •Y •0 •0 •0 •0 •0 •0 •0 •0 •0 •1 •1 •1
•&
•& •Y
•C •Q3 Q2 Q1 Q0•CP •RD •74LS160 •EP •LD •D3 D2 D1 D0•ET
•1
•RD=0
•1110 •1111
•0111 •1000 •1001 •1010 •1011 •0110
•Y=C=1
•/0
•1001 •/0•0100 •/0•0011
•（Q3Q2Q1Q0 / Y）
•（检查自启动情况略）
•（二）M >N 的情况•（用多片N进制计数器组合构成）
•例1 •试用两片74LS160构成百进制计数器。
•1、连接线路
•Y •C •Q3 Q2 Q1 Q0•EP •LD •74LS16•0（2）•ET •RD •D3 D2 D1 D0•CP
•t •0
•t •1 •0
•t •0 •0
•t •1 •0 •t •0 •0
•t
•t •进位端的输出波形同左。 •t
•例3 •用74LS160够成六进制，置入1001。
❖ 状态转换表
❖ 连线图
•Q3 Q2 Q1 Q0 •0 0 0 0
•进位输出
•&
•0 0 0 1 •0 0 1 0
•Y •C •Q3 Q2 Q1 Q0•CP
常用时序逻辑电路
常用时序逻辑电路
常用时序逻辑电路
➢ 完全同步4位二进制加法 计数器74LS163
① 同步清零。
• ② 同步并行预置数。 • ③ 计数。 • ④ 保持。 • RCO为进位输出端。
常用时序逻辑电路
➢ 4位二进制同步可逆计数器74191
•预置 •使能
•LD
•EN
• 0• ×
• 1• 1
•2、连接方式与特点
•1）同步CP方式。
•C •Q3 Q2 Q1 Q0•EP •LD •74LS16•0（1）•ET •RD •D3 D2 D1 D0•CP
•1 •CP
•2）用低位的进位信号控制高位的功能转换端，
•高位仅在 EP=ET=C1=1 的时间内计数。
•3、进制 M
•高位、低位各自能输出10个稳定状态：•M = 10×10 = 100
•Simulation
常用时序逻辑电路
（2）异步计数器 ➢ 异步二进制计数器
➢ 异步十进制计数器
常用时序逻辑电路
➢ 异步二-五-十进制计数器74LS290
常用时序逻辑电路
74160
•例1：试用74LS160构成六进制计数器，用清零法
。 ❖ 状态转换表
•或者
❖ 连线图
•进位输出
•CP •Q3 Q2 Q1 Q0 •0 •0 0 0 0 •1 •0 0 0 1 •2 •0 0 1 0 •3 •0 0 1 1 •4 •0 1 0 0 •5 •0 1 0 1 •6 •0 1 1 0 •0 0 0 0
•例1的时序图：
•例2的时序图：
•CP •1 •2 •3 •4 •5 •6
•CP •1 •2 •3 •4 •5 •6
•0
•Q0
•Q•01
•Q•02
•Q•03
•0
•Y •或•：Y=Q2Q0 ••Y0 •或：•Y=Q2
•0
•t •0 •Q0
•1 •0•0 •t •Q•01 •0 •1•0
•t •Q•02 •1 •1•0 •t •Q•03 •0 •0•0
•高 •Q0 位
•1 •1
•高 •Q0 位
•0 •1
•… •…
•第9个CP过后，电路输 出（1 ，1001），出错。
•若用非门连接，则正常输出。
•例3
•电路如图，试分析电路为几进制计数器， 两片之间是几进制。
•Y •&
••00 00 00 01 •Y′ •&
••00 00 01 00
•1
•C
•LD •RD
❖ 状态转换表
•或者 •&
•& •Y
•CP •Q3 Q2 Q1 Q0 •Y •Y •0 •0 0 0 0 •0 •0
•C •Q3 Q2 Q1 Q0•CP
•1 •0 0 0 1 •0 •0 •2 •0 0 1 0 •0 •0 •3 •0 0 1 1 •0 •0 •4 •0 1 0 0 •0 •1