测量时钟频率的相位噪声和相位抖动时出现的问题分析

测量时钟频率的相位噪声和相位抖动时出现的问题分析

20log(N)规则

首先，是对20log（N）规则的快速回顾：

如果一个时钟的载波频率下降了N倍，那么我们预计相位噪声会减少20log（N）。例如，每个除以因子2的除法应该导致相位噪声减少20log（2）或大约6dB。这里的主要假设是无噪声的传统数字分频器。

为什么是这样？实际数字分频器的输出是上升沿和下降沿，信号处于逻辑高电平或低电平。抖动仅出现在上升沿和下降沿。抖动对每个时钟周期的比例降低。我们的直觉可能表明，如果我们减少抖动边缘的数量，那么我们减少了分频时钟传输的抖动。事实证明是正确的。

这可以写成：

相位抖动会怎样?

我们整合了SSB相位噪声L（f）[dBc / Hz]，以获得以秒为单位的RMS相位抖动，如下所示：从f1到f2的偏移频率以Hz为单位进行积分，其中f0是载波或时钟频率。

在实践中，所涉及的数量足够小，对于良好的时钟来说，对于12kHz到20MHz的抖动带宽，RMS相位抖动大约在10s到100s的飞秒数量级上。

请注意，以秒为单位的RMS相位抖动与f0成反比。当频率被分频时，相位噪声L（f）下降20log（N）。然而，由于频率也下降了N，以时间为单位表示的相位抖动是恒定的。因此，与20log（N）相关的相位噪声曲线在抖动带宽上具有相同的相位噪声形状，预计会在几秒钟内产生相同的相位抖动。

例子

我们来看一个具体的例子。作为一个实验，我拿了一个Si5345抖动衰减器，输入一个25MHz的时钟，并配置它，使我只改变一个（内部）输出分频因子2，以获得从800MHz