设计一个24进制计数器(时序逻辑电路设计实验 )
篮球竞赛24秒计时器数电课程设计
《数字电子技术》课程设计说明书课题名称：篮球竞赛24秒计时器设计专业：电气工程及其自动化班级：电气1202班指导老师：胡新晚姓名：曾瑞琪计数器概述篮球竞赛24秒计时器功能随着信息时代的到来，电子技术在社会生活中发挥这越来越重要的作用，运用模电和数电知识设计的电子产品成为社会生活中不可缺少的一部分，特别是在各种竞技运动中，定时器成为检验运动员成绩的一个重要工具。
在篮球比赛中，规定了球员的持球时间不能超过24秒，否则就犯规了。
本课程设计的“篮球竞赛24秒计时器”可用于篮球比赛中，用于对球员持球时间24秒限制。
一旦球员的持球时间超过了24秒，它就自动报警从而判定此球员的犯规。
本设计只要完成：显示24秒倒计时功能：系统设置外部操作开关，控制计时器的直接清零、启动、暂停、连续功能；在直接清零时，数码管显示器灭灯，计时器为24秒递减计时其计时间间隔为1秒，计时器递减计时到零时，数码管显示器不灭灯，同时发出光电报警信号等。
设计任务及要求基本要求（1）显示24秒计时功能。
（2）设置外部操作开关控制计时器直接清零、启动、暂停/连续功能。
（3）计时器为24秒递减计时器，其计时间隔为1秒。
（4递减计时到零时，显示器不能灭灯，同时发出光电报警信号。
设计任务及目标（1）根据原理图分析各单元电路的功能；（2）熟悉电路中所用到的各集成块的管脚及其功能；（3）进行电路的装接、调试、直到电路能达到规定的设计要求；（4）写出完整、详细的课程设计报告主要参考器件555 晶体定时器74 LS0074LS48译码器74LS192十进制可编程同步加锁计数器电路设计原理与单元模块设计原理24秒计时器的总体参考方案框图如图2-1所示。
它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路等五个模块组成。
其中计数器和控制电路是系统的主要模块。
计数器完成24秒计时功能.而控制电路完成计数器的直接清零、启动计数、暂停/连续计数;译码显示电路的显示与灭灯、定时时间到启动报警等功能。
西安交通大学数字电子技术实验报告
西安交通大学数字电子技术实验报告实验三、ISE基础实验预习：（1）安装ISE13.4软件。
（2）按照视频文件“Verilog语言输入法D_Flip_Flop.exe”进行演练。
实验内容和步骤：下载开发板相关器件的Datasheet，了解其性能。
按照P249附录A“FPGA实验预习报告模板”中的内容和步骤，完成D触发器的设计、综合、实现、仿真和下载全过程，熟悉ISE编程环境和用Adept下载编程文件的方法。
1.在G盘用自己的学号建立文件夹，进入用自己学号建立的文件夹后，再建立本次实验的文件夹，及本次实验所建工程的文件夹，文件夹名可以起名为：D_Flip_Flop、My_FirstISE、或Experiment_1、或Test_1，等等。
2.建立工程文件。
3.输入D触发器的Verilog程序。
4.编写D触发器的约束文件。
5.综合、实现及生成编程文件。
6.基于ISim的行为仿真。
7.采用Adept软件下载*.bit 程序到开发板。
8.测试D触发器的逻辑功能。
通过D触发器设计熟悉ISE软件后，自己设计一个门电路，例如与非门，重复以上ISE 软件的使用步骤。
验收：1.按照老师布置的逻辑门电路设计Verilog语言程序、约束文件、下载、仿真。
要能说明任一时刻输入输出的逻辑关系。
2.能够用开发板演示所设计的逻辑功能。
实验程序1．VERILOG工程文件module D_Flip_Flop(input clk,input set,input D,input clr,output reg q //注意：always模块中的输出必须是寄存器型变量);always @(posedge clk or posedge clr or posedge set)beginif(clr) q<=0;else if(set) q<=1;else q<=D;endendmodule2．约束文件NET "clk" LOC ="B8"; //时钟NET "D" LOC ="N3"; //SW7NET "set" LOC ="L3"; //SW1NET "clr" LOC ="P11"; //SW0NET "q" LOC ="G1"; //LD73．仿真文件module test_D_Flip_Flop;// Inputsreg clk;reg set;reg D;reg clr;// Outputswire q;// Instantiate the Unit Under Test (UUT) D_Flip_Flop uut (.clk(clk),.set(set),.D(D),.clr(clr),.q(q));initial begin// Initialize Inputsclk=0;set=1;D=0;clr=0;// Wait 100 ns for global reset to finish #100;// Add stimulus hereEndalways#10clk=~clk;always#12D=~D;always#33clk=~clk;always#42set=~set;endmodule仿真结果：实验四、组合逻辑电路实验Ⅰ（2学时）组合逻辑Ⅰ：（1）使用VERILOG设计一个新的逻辑功能（比如四输入或门、或非门、与或非门等等），并在开发板上验证，比如：进实验室前编写好VERILOG源文件、约束文件和仿真文件（见4.1.2，P101（2））。
时序逻辑电路-计数器.
21.3.1 计数器的特点和分类 一、计数器的功能及应用
1. 功能： 对时钟脉冲 CP 计数。 2. 应用： 分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。 二、计数器的特点
1. 输入信号： 计数脉冲 CP 时钟触发器 Moore 型 2. 主要组成单元：
5.2.3 十进制计数器 （8421BCD 码）（掌握） 一、十进制同步计数器 (一) 十进制同步加法计数器** 状态图 /0 /0 /0 0000 0001 0010 0011 /0 0100 Q3Q2Q1Q0 /0 /1 /0 /0 /0 /0 1001 1000 0111 0110 0101 时钟方程 C Q1nQ0n CP0 CP1 CP2 Q3nQ2n 00 01 11 10 CP3 CP 00 0 0 0 0 n n C Q3 Q0 01 0 0 0 0 输出方程 11 10 0 1
状态方程
Q
Q
n1 0 n 1 1
Q
n 3
n 0
Q Q Q
n 1
n 2 n 1
n 0
n+1 Q n+1 Q n+1 n n Q3n+1 Q 检查能否自启动 2 1 0 驱动方程 C Q 3 Q0 n n Q1 Q0 n Q3nQ将无效状态 00 01 11 1010 1111 10 2 J00001 = K0 = 1, n n 0010 0100 0011 00 代入状态方程： Q Q
用 SN 产生异步清零信号： S N S60 ( 111100 )
二、十进制异步计数器（掌握） (三) 集成十进制异步计数器 VCC R0B R0A CPQ CP Q Q 0 0 1 0 0 0 0 11 0 3 0 0Q 1 Q 2 Q 3 CP0
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
数字逻辑10套题
《数字逻辑电路》试题一一、填空题1．（）10=（）2=（）8=（）16。
2．（）2=（）10。
3．（）10=( ) 8421-BCD。
4．A⊕0= 。
5．大体门电路包括、、。
6．A⊙B= 。
7．N各逻辑变量组成某个逻辑函数，那么其完整的真值表应有种不同的组合。
8．数字逻辑电路包括两类，别离是电路和电路。
9．JK触发器的特性方程是。
10．任何时刻，电路的输出，不仅与该时刻电路的输入有关，而且还与电途经去的输入有关的电路，称为电路。
11．F(A,B,C,D)=CD,它包括了个最小项。
12．A(A+B)= 。
13．F=AB+AC,这种形式的逻辑函数表达式称为。
14．F=A·B·A·C这种形式的逻辑函数表达式称为。
15．有18个信息需用二进制代码来表示它们，那么最少需要位二进制。
16．与将JK触发器作成T’（翻转）触发器，应使其J= , K= 。
17．设计一个25进制计数器，最少需要个触发器。
二、选择题1．已知字符T的ASCII码值的十进制数表示为84，若是将最高位设置为奇校验位，那么字符T的ASCⅡ码值设置奇校验位后，它的二进制表示为( )A 01001101B 11001101C 01101011 D2. 以下个数中最大的是（）A (.0101) 2B 16C 10 C 83. 在一个逻辑电路中，有两个输入信号X、Y和一个输出信号V。
当且仅当X=一、Y=0时，V=0,那么V的逻辑表达式为（）A X+YB X·YC X·YD X+Y4. A·A·B·B·C=( )A ABC C 1D 05. A+BC+AB+A=( )A AB AC 1D 06. F(A,B,C)=ABC+ABC+ABC=( )A ∑m（0,2,4）B ∑m（3,5,7）C ∑m（1,3,5）D ∑m（4,5,7）7. A⊕B=( )A AB+ AB B AB + ABC A BD A B8. 对正逻辑而言，某电路是与门，那么对负逻辑而言是（）A 与门B 与非门C 或非门D 或门触发器在同步工作时，假设现态Q n=0，要求抵达次态Q n＋1=1,那么应使JK=( )A 00B 01C 1XD X110.图（1）中要求输出F=B，那么A应为( )A 0B 1 A =1 FC B BD B 图（1）三、化简以下函数表达式一、代数化简：Y=（AB+A B+A B）（A+B+D+A B D）二、Y=AB+A B+A B3、卡诺图化简：F=(A,B,C,D)=∑m(0,1,2,3,4,6,8,9,10,11,12,14)四、芯片的应用1．别离用74138和74153实现逻辑函数表达式F=AB+BC+AC2．用1．用与非门设计一个组合电路，用来检测并行输入的四位二进制数B4B3B2B1当其值大于或等于5时，输出F=1，反之F=0。
24秒倒计时器的设计解析
赣南师院物理与电子信息学院数字电路课程设计报告书2.2 单元模块2.2.1 信号发生部分秒脉冲的产生由555定时器所组成的多谐振荡电路完成。
电路图如下图所示。
当开关断开时，555定时器产生周期为1s的脉冲；当开关闭合时，电路不能输出信号，于是没有脉冲输入74LS192中，故74LS192在保持状态，即实现暂停功能。
图2 信号发生电路2.2.2 倒计时部分24秒倒计时电路。
这部分电路的主体部分在时钟脉冲的输入情况下工作，下面进行具体分析。
计数器的倒计时功能。
用两片74LS192分别做个位（低位）和十位（高位）的倒计时计数器，由于本系统只需要从开始时的“24”倒计到“00”然后停止，所以，这里的高位不需要做成六十进制的计数器。
因为预置的数不是“00”，所以我选用置数端LOAD来进行预置数。
时钟脉冲分别通过两个与门才再输进个位（低位）的down端，当停止控制电路送来停止信号时，截断时钟脉冲，从而实现电路的停止功能。
低位的借位输出信号用作高位的时钟脉冲。
两片计数器具体接法。
Vcc、UP接+5V电源，GND接地；时钟脉冲从与门输出后接到低位的down，然后从低位BO’接到高位的down；输入端低位C、高位B接电源，其他引脚和CLR都接地。
LOAD接到开关C的活动端，C 的另外两引脚分别接G的活动端和地。
而G的另外两个引脚分别接到电源和地。
图3 24秒倒计时电路2.2.3 停止控制电路倒数计数器到零时，需要将电路转换到“24”并且停住。
现在选取计数器到零的状态24秒计到“00”，从各引脚引出线接到二脚与非门，当计数器从“00”状态转换到“99”时，用与非门把该状态转换成低电平（其余时间为高电平）控制LD。
使电路转换到“24”。
由于数字99是在很短的时间才能看到，用肉眼是看不到的，于是能实现从“00” 到“24”的转换。
再通过与非门所组成的触发器的输出端输出低电平，使74LS192处于保持状态。
这样就实现了转换并停止的电路。
余孟尝第三版课后习题答案第五章习题题目
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
5.3 试用边沿JK触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
5.4 画出用时钟脉冲上升沿触发的边沿D触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
5.5 试画出用两片74161构成的24进制计数器的电路连线图。
5.6 试画出用两片4位双向移位寄存器74LS194组成的8位双向移位寄存器的连线图。
5.7 指出下列各种触发器中哪些可以用来构成移位寄存器和计数器，哪些不能，凡能者在（）内打√，不能者打×。
(1)基本RS触发器（）（2）同步RS触发器（）（3）同步D 锁存器（）（4）边沿D触发器（）（5）边沿JK触发器（）5.8 RAM和ROM在电路结构和工作原理上有何不同？思考题与习题题5.1 时序电路如图P5.1所示，起始状态=001，画出电路的时序图。
题5.2 画出P5.2所示电路的状态图题5.3 画出图P5.3所示电路的状态图和时序图。
题5.4 试画出图P5.4（a）电路中B、C端波形。
输入端A、CP波形如图P5.5(b）所示，触发器起始状态均为零。
题5.5 画出图P5.5所示电路的状态图，若令=1，试问电路计数顺序将如何变化？题5.6 试问图P5.6所示电路的计数长度N是多少？能自启动吗？题5.7 画出图P5.7所示电路的状态图和时序图？题5.8 试用下降沿触发的边沿JK触发器设计一个同步时序电路，其要求如图P5.8所示题5.9 试用上升沿触发的边沿D触发器和与非门设计一个同步时序电路，要求如图P5.9所示题5.10 设计一个脉冲序列发生器，使之在一系列CP信号作用下，其输出端能周期性的输出00101101的脉冲序列。
题5.11 设计一个步进电机用的三相六状态脉冲分配器。
如果用1表示线圈导通，用0表示线圈截止，则三个线圈ABC的状态转换图应如图P5.11所示。
数电实验预习要求
实验二 用SSI 设计组合逻辑电路一、 实验目的1、 掌握用基本逻辑门设计组合逻辑电路的方法；2、 熟悉各种逻辑门电路的应用及其应用电路功能的测试方法。
二、预习要求1、 画出芯片74LS00和74LS126的引脚图和逻辑功能表；2、 列出2-4译码器真值表，写出逻辑表达式；3、 理解频率选择电路原理；4、 设计测试表格。
三、实验内容1、测试与非门和三态门的逻辑功能。
2、试用与非门和三态门设计一个频率选择电路。
频率选择电路的框图如图5-2-4所示。
图中虚线框内为三态门74LS126，其中数字为74LS126的引脚示意。
各三态门控制端分别受2-4译码器输出B3、B 2、B 1、B 0控制，各三态门的输入端分别接不同频率的输入信号，输出端均接在同一总线上。
将总线接到示波器输入端。
若译码器B 0=1，TS 0三态门选通，1KHz 频率信号传送到总线上，而此时B 3、B 2、B 1均为0，TS 3、TS 2、TS 1三态门输出均为高阻态，所以示波器上只观察到1KHz 频率信号，依次类推，总线实现了频率信号的选择。
设计要求：先用与非门设计2-4译码器，然后按图4连接，通过实验台上的逻辑电平改变译码器的输入A 0和A 1组合观察示波器的显示波形，并填入自制的数据表中。
图5-2-4 频率选择电路框图210Hz 213Hz 0216Hz实验三用MSI设计组合逻辑电路一、实验目的1、熟悉各种常用MSI组合逻辑电路的功能与使用方法；2、掌握多片MSI组合逻辑电路的级联、功能扩展及综合应用技术；3、学会组装和调试各种MSI组合逻辑电路。
二、预习要求1、画出芯片74LS10、74LS20、74LS151、74LS153和74LS138的引脚图和逻辑功能表；2、根据实验内容要求设计的题目写出具体的设计步骤，画出逻辑图及芯片连接图；3、设计测试表格。
三、实验内容1、分别测试芯片74LS151、74LS153和74LS138的逻辑功能。
1～24循环的M=24分频器
1～24循环的M=24分频器一、实验目的1、学会使用十进制计数器74LS161的方法；2、学会观察Q A 、Q B 、Q C 、Q D 的高低电平；3、掌握常用典型时序电路的工作原理；4、熟悉中规模集成计数器逻辑功能和使用方法以及拓展应用，提高综合能力。
二、虚拟实验仪器及器材 Multisim 软件，计算机等。
三、工作原理用4位二进制计数器74LS161完成二十四进制计数器需要两片芯片级联完成。
级联的方法有两种：一种是将24分解为4×6，然后用一个模4和一个模6计数器级联，可实现4×6的计数器；另一种将74LS161接成十进制计数器，两片级联先完成10×10=100进制计数器，然后再利用清零法或置数法实现二十四进制。
下面利用第二种方法进行设计和仿真。
74LS161引脚图4位二进制同步加法器74LS161N 的功能表如表所示：4位二进制同步加法器74LS161N 的功能表清零 预置 使能 时钟 预置数据输入 输出 工作 模式 R D L D E P E T CP A B C D Q A Q B Q C Q D 0 × × × × × × × × 0 0 0 0 异步清零 1 0 × × ↑ A B C D A B C D 同步置数 1 1 0 × × × × × × 保 持 数据保持 1 1 × 0 × × × × × 保 持 数据保持 1 11 1↑× × × ×计 数加法计数由表可知，74LS161具有以下功能：（1）异步清零。
当RD =0时，不管其他输入端的状态如何变化，不管有无时钟脉冲CP，计数器输出将被直接置0（QA QBQCQD=0000），称为异步清零。
数字逻辑电路复习资料2018（1）
1.连续异或1985个1的结果是（ B ）A，0 B，1C，不确定D，逻辑概念错误2.在二进制逻辑运算中，1+1=（A）A, 0; B，1C，2 D，103.连续异或1986个1的结果是（A）A，0 B，1C，不确定D，逻辑概念错误4.给48个字符编码，至少需要（ B ）位二进制数；A,5; B，6C，7 D，85.符合逻辑“或”运算规则的是（ D ）。
A、1×1=1B、1+0=0C、1+1=10D、1+1=16.逻辑函数F=AB +A经过化简所得的结果是（ A）。
A、AB、BC、CD、AB7.下列哪种逻辑表达式化简结果是错误的（ C ）A, A+1=1; B，AA=A；C，A+0=0 D；A+AB=A8.三位二进制编码器，其输入端共有( A)位；A,3；B，4；C，8；D，16 9.下列各门电路中，哪个电路输出端可以直接相连，实现线与功能。
（ B ）A，TTL与非门；B，TTL集电极开路门；C，CMOS与非门；D，TTL传输门10.组合逻辑电路的特点是输出状态只决定于同一时刻的（ B ）状态。
A、输出B、输入C、输入与输出D、前三者都不对11.十进制数6用8421BCD码表示为：（ B ）A,110; B，0110；C，0111；D；11;12.下列选项中，哪个是变量A,B,C,D的最小项（ B ）A,A+B+C+D; B，ABCD；C，ABC；D；A+B+C;13.十进制数5用8421BCD码表示为：（ B ）A,101; B，0101；C，1010；D；011;14.一个三输入端与非门，使其输出为0的输入端的组合有( C )种。
A,7; B，8；C，1 D；4=+=（A）15.逻辑函数F A ABC+；D, A+C；A, A+BC; B，A；C，A C16.下列哪种逻辑表达式化简结果是错误的（ C ）A, A+1=1; B，AA=A；C，A+0=0 D；A+AB=A17.下列选项中，哪个是变量A,B,C的最小项（ C ）A,A+B+C+D; B，ABCD；C，ABC；D；A+B+C;18. 逻辑函数F A A C =+=（ A ）A,A+C; B ，A ； C ，A C +； D, C ；19. 一个三输入端或非门，使其输出为1的输入端的组合有( C )种。
电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
第8章触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
矚慫润厲钐瘗睞枥庑赖。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK 触发器的输入端CP 、J 和K 的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
聞創沟燴鐺險爱氇谴净。
图8-35 习题8.3图解：根据主从JK 触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：图所示：习题8.3输出端Ｑ的波形图的波形图8.4 已知各触发器和它的输入脉冲CP 的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q 端的波形。
残骛楼諍锩瀨濟溆塹籟。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发酽锕极額閉镇桧猪訣锥。
（ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发下降沿触发（ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J nＱ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发，上升沿触发（ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝nＱ，下降沿触发，，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
数字电路复习题(含答案)
一、填空题：1．在计算机内部，只处理二进制数；二制数的数码为1 、0两个；写出从（000）2依次加1的所有3位二进制数：000、001、010、011、100、101、110、111 。
2．13=（1101）2；（5A）16=（1011010）2；（10001100）2=（8C）16。
完成二进制加法（1011）2+1=（1100）23．写出下列公式：= 1 ；= B ；= A+B ；=BA 。
4．含用触发器的数字电路属于时序逻辑电路（组合逻辑电路、时序逻辑电路）。
TTL、CMOS电路中，工作电压为5V的是TTL ；要特别注意防静电的是CMOS 。
5．要对256个存贮单元进行编址，则所需的地址线是8 条。
6．输出端一定连接上拉电阻的是OC 门；三态门的输出状态有1 、0 、高阻态三种状态。
7．施密特触发器有 2 个稳定状态.，多谐振荡器有0 个稳定状态。
8．下图是由触发器构成的时序逻辑电路。
试问此电路的功能是移位寄存器，是同步时序电路（填同步还是异步），当R D=1时，Q0Q1Q2Q3= 0000 ，当R D=0，D I=1，当第二个CP脉冲到来后，Q0Q1Q2Q3= 0100 。
(图一)1．和二进制数(111100111.001)等值的十六进制数是( B )A．(747.2)16B．(1E7.2)16C．(3D7.1)16D．(F31.2)16R CP2．和逻辑式BACBAC++相等的式子是( A )A．AC+B B． BC C．B D．BCA+3．32位输入的二进制编码器，其输出端有( D )位。
A. 256B. 128C. 4D. 54．n位触发器构成的扭环形计数器,其无关状态数为个( B ) A．2n-n B．2n-2n C．2n D．2n-15．4个边沿JK触发器,可以存储( A )位二进制数A．4 B．8 C．166．三极管作为开关时工作区域是( D )A．饱和区+放大区B．击穿区+截止区C．放大区+击穿区D．饱和区+截止区7.下列各种电路结构的触发器中哪种能构成移位寄存器（ C ）A．基本RS触发器B．同步RS触发器C．主从结构触发器8．施密特触发器常用于对脉冲波形的（ C ）A．定时B．计数C．整形1．八进制数 (34.2 )8的等值二进制数为11100.01 ；十进制数 98 的8421BCD 码为10011000 。
数电课后习题
1、 什么是有权码、无权码？格雷码是否是有权码？格雷码有什么特点？BCD 代码代表的信息是什么？2、 ◤写出四位二进制码与格雷码的变换关系？将二进制数(1011100)2转换成典型的格雷码为 。
3、 有一数码10010011，作为自然二进制数时，它相当于十进制数 ，作为8421BCD 码时，它相当于十进制数 。
4、 ()()()2101610110______==；108421BCD (56)( ) =；2421BCD 10(10110011)(____)=5、 ()()()108421369____________________BCD BCD ==余6、 ()()()()102816131.5625____________________________________________===7、 ()()()310842*********.1001______________________________BCD BCD ==余8、 余3BCD 码1100所对应的十进制数是多少？ （ ）9、 与二进制数(011101010110100.101011)2 对应等值的16进制数是：（ ）1610、 与十进制数(29.68)10 对应等值的二进制数是多少(精度要求小数点后取3位)为：（ ）11、 将十进制小数0.85937转换成二进制小数，要求截断误差不大于0.02，则这个二进制小数为12、 2006个1连续进行异或运算的结果是 。
13、 逻辑代数中三个规则的重要名称是： 、 、 。
14、 已知某函数()()D C AB D C A B F +++= ，该函数的对偶函数F*= 。
15、 求函数F 的反演和对偶式.[()]F A B BC CD AD E =++16、 求函数F [()]F A B BC CD AD E =++的反演和对偶式17、 直接写出()=+++⋅+F ABC BCD AB C B D 的反函数及对偶函数表达式（不必化简）。
5章时序逻辑电路复习题
时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。
试问它有( A )个无效状态。
A .2； B. 4 ； C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。
A．边沿触发器 B．基本触发器C．同步触发器 D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2n C.2n D.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101 .1011 C11、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.512、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 （ ）。
A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A. 5 .4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。
A. 寄存器B.编码器C.全加器D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是（ ）。
二十四进制计数器设计
目录摘要 (1)1. 设计任务 (2)1.1 设计目的 (2)1.2 设计指标 (2)1.3 设计要求 (2)2.设计思路与总体框图 (3)3.系统硬件电路的设计 (3)3.1 555多谐荡电路 (3)3.2 计数器电路 (5)3.3 译码和显示电路 (6)4.系统设计仿真 (6)4.1各功能元件的选用与分析 (6)一．74LS48译码器 (6)二. 74LS08芯片 (7)三. 计数及译码显示 (8)四. 共阴极七段数码管显示器 (10)五.电阻 (11)六.电容 (15)4.2仿真原理总设计图 (17)5. 系统硬件焊接与调试 (18)5.1焊接步骤 (18)5.2元件清单 (18)5. 3实物图 (19)5.2硬件电路测试 (20)总结 (21)致谢 (22)参考文献 (23)二十四进制计数器设计摘要：24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。
此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。
本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、二-五-十进制加法器74LS90、译码器74LS48、共阴极LED数码管等四个模块构成。
脉冲利用555设计一个多谐振荡器。
各功能模块multisim 软件中描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。
这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。
关键词：加法器;译码器;显示数码管1. 设计任务1.1 设计目的1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
数字逻辑复习题
一、选择题1．组合逻辑电路通常由（ ）组合而成。
A ．门电路；B ．触发器；C ．计数器；D ．寄存器。
2．十进制数9的8421BCD 码是（ ）。
A ．1011；B ．1010；C ．1100；D ．1001。
3．逻辑函数的表示方法中具有唯一性的是（ ）。
A.真值表；B.布尔表达式；C.逻辑图；D.VHDL 语言。
4．变量ABCDE 取值为10011时，某最小项的值为1，则此最小项是（ ）。
A.ABCDE ；B. CDE B A ；C. DE C B A ；D. E BCD A 。
5．下面器件中，（ ）是易失性存储器。
A. FLASH ；B.EPROM ；C.DRAM ；D.PROM 。
6．一个四位二进制减法计数器的起始值为1001，经过100个时钟脉冲后的值是（ D ）。
A ． 1100；B ．0100；C ．1101；D ．0101。
7．能实现从多个输入端中选出一路作为输出的电路称为（ ）。
A.触发器；B.计数器；C.数据选择器；D.译码器。
8．下列触发器中，无约束条件的是（ ）。
A ．基本RS 触发器；B.主从RS 触发器；C.同步RS 触发器；D. D 触发器。
9．下面器件中，（ ）是非易失性存储器。
A. RAM ；B.EPROM ；C.DRAM ；D.SRAM 。
10．下列电路中，不属于组合逻辑电路的是（____）。
A ．编码器；B ．译码器；C ．数据选择器；D ．计数器。
11．十进制数1997的十六进制数是（____）。
A. 7CDH ；B. 8CEH ；C.9ABH ；D.747H 。
12．实现一个十进制的可逆计数器，至少需要（____）个触发器。
A.3；B. 4；C. 5；D.6。
13．十六路数据选择器的地址输入端有（_____）个。
A.16个；B.2个；C.4个；D.8个。
14．64K×16位ROM 芯片，地址线有（____）条，数据线有（____）A ．64，16；B ．16，64；C ．10，16；D ．16，16。
实验十五集成二～五～十进制计数器的应用
实验十五集成二～五～十进制计数器的应用一、实验目的：1.掌握集成二～五～十进制计数器的逻辑功能；2.学会集成二～五～十进制计数器的应用。
二、实验原理：1.集成二～五～十进制计数器7490简介：集成二～五～十进制计数器内部电路如图1所示，其由四个J、K触发器及控制门电路组成。
其中FF0为T’触发器，在CP0作用下，Q完成一位二进制计数；FF3～FF1组成异步五进制计数器，在CP1作用下，Q3Q2Q1按421码完成五进制计数；在计数基础上，集成计数器还附加S91、S92两个置9功能端和R0l、R02两个置0功能端，当S91S92=1时，计数器Q3Q2Q1Q完成置9功能；S91S92=0、R01R02=1时，计数器Q3Q2Q1Q完成置0功能。
2.集成二～五～十进制计数器7490功能表：3.集成二～五～十进制计数器7490的应用：(1)构成8421BCD十进制加法异步计数器：由于集成二～五～十进制计数器内的二~五进制计数器均为下降沿触发，故在构成十进制计数器时，只需将421码五进制加法计数器的时钟CP1接二进制计数器的输出Q，则当Q从1返回0时，CP1得到下降沿，使Q3Q2Q1进行加1计数，故CP在时钟信号作用下，Q3Q2Q1Q完成8421BCD十进制加法异步计数器功能。
(2)构成5421BCD十进制加法异步计数器：集成二～五～十进制计数器构成5421BCD十进制加法异步计数器连接图如图3所示。
当CP1在时钟信号作用下，Q3Q2Q1按421码完成五进制计数；在Q3从1返回0时，CP得到下降沿Q 0按一位二进制计数；故CP1在时钟信号作用下，QQ3Q2Q1完成5421BCD十进制加法异步计数器功能。
(3)构成模10以内任意进制计数器①反馈置0法：由于集成二～五～十进制计数器具有附加异步“入1”复位端R01、R02，因此在将集成计数器构成模10(8421BCD十进制加法异步计数器、5421BCD十进制加法异步计数器)计数器基础上，适当利用计数器输出反馈回R01、R02，使计数器进入反馈端输出为1状态时，计数器复位，达到改变计数器计数时序，完成模10内任意进制计数功能。
设计一个24进制计数器(时序逻辑电路设计实验 )
二．整体清零法实现24进制计数器
1．设计过程：
2．所用器件：
器件型号
功能
数量
74LS161
4位二进制同步加法计数器
2片
74LS00
四2输入与非门
1片
74LS08
四2输入与门
1片
74LS10
三3输入与非门
1片
3．仿真实现过程：
（1）首先遇到的问题是级联问题，由于要实现24进制，所以需要2片74ls161芯片，所以就不可避免的遇到级联问题，解决该问题就需要将第2片74ls161芯片的进位信号与第1片74ls161芯片的EP端和ET端连接在一起，实现进位和级联。
阶段性考核之三：【平时成绩15分】
时序逻辑部分设计型实验报告
实验题目
设计一个24进制计数器
学生姓名
班 级
学 号
任课教师
实验成绩
完成时间
2015年07月20号
实验题目
设计一个24进制计数器
实验目的
本次实验要求学生设计一个24进制计数器电路。其目的在于：
1.使学生学会用555定时器自行产生时钟脉冲的设计方法；
2.使学生深入理解用已有集成计数器实现任意进制计数器的设计过程，并用数码管显示相应数字；
3.进一步锻炼学生的动手实践能力。
具体
实验
要求
选用4位二进制集成计数器74LS161设计一个24进制计数器。
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时序逻辑部分设计型实验报告
实验题目
设计一个24进制计数器
学生姓名
班 级
学 号
任课教师
实验成绩
完成时间
2015年07月20号
实验题目
设计一个24进制计数器
实验目的
本次实验要求学生设计一个24进制计数器电路。其目的在于：
1.使学生学会用555定时器自行产生时钟脉冲的设计方法；
（2）其次是实现整体置零问题，顾名思义，就是在同一个信号下实现两个74ls161芯片都清零，解决该问题就需要将清零信号与两个74ls161芯片的 端进行连接在一起。
（3）检验整体清零，就需要运用数码管显示来检验整体清零功能的实现。
（图见附录5）
实验心得
通过此次实验，我能更加熟练的运用Multisim软件，从中学到了许多，实验与实物连接相互配合，让我更好的巩固了课本上所学的知识，养成了独立思考，独立动手，的好习惯。
555 定时器是一种模拟和数字功能相结合的中规模集成器件。R是复位端，当其为0时，555输出低电平，平时该端开路或接VCC。Vc是控制电压端（5脚），平时输出2/3VCC作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01uf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路。555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。
4.24进制要求必须用74LS161实现，不允许用74LS160。
5.用数码管显示24个状态对应的十进制数
6.在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。
7.总结本次实验的收获、体会以及建议，填入本实验报告的相应位置中。【收获、体会必须写！】
设计过程
一．用555定时器实现秒脉冲的设计过程
2.使学生深入理解用已有集成计数器实现任意进制计数器的设ቤተ መጻሕፍቲ ባይዱ过程，并用数码管显示相应数字；
3.进一步锻炼学生的动手实践能力。
具体
实验
要求
选用4位二进制集成计数器74LS161设计一个24进制计数器。
1.试用整体清零法仿真实现上述24进制计数器；
2.试用整体置数法仿真实现上述24进制计数器。
3.要求用实物搭接时实现上述1、2中任意一种情况即可。
对于555定时器构成的多谐振荡电路所产生的脉冲的周期，依据公式周期 T=（R1+2R2）Cln2 可以求得，当C2为0.01uF，若C1取22uF，可计算出 R1+2R2=66 时可得到周期为1s,频率为1Hz的振荡信号，所以令R1=34 ，R2=16 。
二．整体清零法实现24进制计数器
1．设计过程：
附录5：方案四仿真电路图（整体置数法实现24进制）
要实现整体清零，就要利用 端进行清零（在实际器件的端口是CLR端），即将24进制最终清零信号分别接入两个74LS161芯片的 端，以实现整体清零，考虑到清零法是在第N+1个状态清零，实验整体清零的最终信号应为(第1片74LS161)0010
（第2片74LS161)0100，根据最终信号连接电路，以实现整体清零。（图见附录1）
附录1：整体清零法仿真电路图
附录2：整体置数法仿真电路图
附录3：方案二仿真电路图
附录4：方案三仿真电路图（整体清零法实现24进制）
译码器的主要任务是将控制器的输出Q1、Q0的4种工作状态，翻译成甲、乙车道上6个信号灯的工作状态。控制器的状态编码与信号灯控制信号之间的关系如表12、4所示。实现上述关系
2．所用器件：
器件型号
功能
数量
74LS161
4位二进制同步加法计数器
2片
74LS00
四2输入与非门
1片
74LS08
四2输入与门
1片
74LS10
三3输入与非门
1片
3．仿真实现过程：
（1）首先遇到的问题是级联问题，由于要实现24进制，所以需要2片74ls161芯片，所以就不可避免的遇到级联问题，解决该问题就需要将第2片74ls161芯片的进位信号与第1片74ls161芯片的EP端和ET端连接在一起，实现进位和级联。
2．所用器件：
器件型号
功能
数量
74LS161
4位二进制同步加法计数器
2片
74LS00
四2输入与非门
1片
74LS08
四2输入与门
1片
3．仿真实现过程：
（1）首先遇到的问题是级联问题，由于要实现24进制，所以需要2片74ls161芯片，所以就不可避免的遇到级联问题，解决该问题就需要将第2片74ls161芯片的进位信号与第1片74ls161芯片的EP端和ET端连接在一起，实现进位和级联。
（2）其次是实现整体置零问题，顾名思义，就是在同一个信号下实现两个74ls161芯片都清零，解决该问题就需要将清零信号与两个74ls161芯片的 端进行连接在一起。
（3）检验整体清零，就需要运用数码管显示来检验整体清零功能的实现。
（详细图见附录4）
三．整体置数法实现24进制计数器
1．设计过程：
要实现整体置数，就要利用 端进行清零（在实际器件的端口是LOAD端），即将24进制最终清零信号分别接入两个74LS161芯片的 端，以实现整体清零，考虑到清零法是在第N个状态清零，实验整体清零的最终信号应为(第1片74LS161)0010，（第2片74LS161)0011，根据最终信号连接电路，以实现整体清零。（图见附录2）
在此次做实验过程中，我也遇到了许多问题难以解决，比如说如何实现整体级联和整体清零的实现，如何通过数码管来来检验实验的成功；以及一些实际问题，比如说实际电路是否连接正确，芯片是否损坏，这些都是需要考虑的问题，如果一个问题解决不了，就有可能导致一步错，步步错的局面，还好，由于理论知识的学习，问题都可以一个一个得以解决，从这次用4位二进制集成计数器74LS161设计一个24进制计数器的实验中，我收获巨大，动手能力也进一步提高。