湖北大学 数电实验四、用集成计数器设计24进制计数器
实验四 集成计数器
实验四集成计数器
一、实验目的
1、熟悉集成计数器的逻辑功能和各控制端的作用。
2、掌握计数器的使用方法。
二、实验器件
74LS390 双异步二---十进制计数器1片
芯片引脚图如下所示：
三、实验内容与步骤
集成计数器74LS390功能测试
a) 二进制计数
CP O （A）接输入脉冲，输出Q O接电平指示器，观察在CP脉冲作用下，电平指示器的
的波形及状态转换图，说明功能。
显示情况。画出与CP对应的Q
O
波形图：
CP
Q O
功能说明：_____________________________________
状态转换图：
b) 五进制计数
CP1(B)接输入脉冲，输出Q3Q2Q1接电平指示器，观察在CP脉冲作用下，电平指示器的显示情况。画出与CP对应的Q3 Q2 Q1的波形及状态转换图，说明功能。
CP
Q1
Q2
Q3
功能说明：_____________________________________
状态转换图：
c) 8421BCD码十进制计数
CP O（A）接输入脉冲，Q0接CP1（B），Q3 Q2 Q1 Q0输出接电平指示器和七段译码显示器，观察在CP脉冲作用下，电平指示器和七段译码显示器的显示情况。画出与CP对应的Q的波形及状态转换图，说明功能。填写表1
波形图：CP
Q0
Q1
Q2
Q3
功能说明：_____________________________________
状态转换图：
d) 5421BCD码十进制计数
CP1（B）接输入脉冲，Q3接CP0（A），输出Q0 Q3 Q2 Q1接电平指示器，观察在CP脉冲作用下，电平指示器的显示情况，画出与CP对应的Q的波形及状态转换图，说明功能。填写表2
EDA-24进制计数器实验报告
《EDA技术》课程实验报告
学生姓名：
所在班级：电信1001班
指导教师：
记分及评价：
一、实验名称
实验1：24进制计数器的设计
二、任务及要求
【基本部分】5分
1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采
用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。
2、要求具备使能功能和异步清零功能。
3、设计完成后生成一个元件，以供更高层次的设计调用。
4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
三、实验程序（原理图）
四、仿真及结果分析
五、硬件验证
1、选择模式：
模式7
2、引脚锁定情况表：
六、小结
初次接触EDA让自己学到了很多的知识，实验中让自己的思维更加的开阔，对这门课程有了一定的了解，也很感兴趣。总之的收获了不少的知识。
24进制计数器报告
电子技术课程设计报告
题目：8421BCD码的24进制计数器
学年：2011—2012学年学期：上学期专业：电子信息工程2班班级： 2010级学号：20100662208 姓名：许浩南指导教师及职称：孙怀东教授
2011-12-25
8421BCD码的24进制计数器
实验要求：
用两片同步可预置4位二进制加法器计数器74ls163和门电路设计一个8421BCD码的二十四进制计数器，要求写出设计过程，画出连线图。
设计过程：
74LS163是十六进制计数器，题目要求用两片74LS153制成二十四进制，先用同步置数法把第一片(右边）芯片制成十进制。即在状态1001时，通过与非门74LS00D向第一片芯片的置数端一个低电平信号，使第一片有0~9状态，同时向第二片的EP和ET端一个有效信号，使第二片开始工作。
当第一片状态为0011，第二片状态为0010时，通过与非门
74LS10D给两片的清零端一个低电平信号，使数码管显示23时制成0。有0~23状态，使整个电路构成二十四进制计数器。
湖北大学 数电实验四、用集成计数器设计24进制计数器
24进制计数器
24进制计数器也是有2片74LS160组成的。将第一片74LS160的进位信号连到第二片74LS160的。当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。其具体连线如下图所
示：
T P E E ,
数字时钟的设计
数字时钟由时、分、秒组成。进制有60进制、24进制。
60进制计数器设计
60进制计数器由两片74LS160十进制计数器经过一定的方式连接组成。将第一片74LS160的进位信号连到接到第二片74LS160的，当第二片74LS160的输出为0110时，同时将两片74LS160同时清零。其具体
连接方式如下：
24进制计数器
24进制计数器也是有2片74LS160组成的。将第一片74LS160的进位信号连到第二片74LS160的。当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。其具体连线如下图所
示：
T P E E , T P E E ,
综合以上设计出数字时钟的电路图如下：
EDA技术实践课程设计--24进制计数器
东北石油大学EDA技术实践课程设计
年7月25日
EDA技术实践课程设计任务书
课程EDA技术实践课程设计
题目24进制计数器
专业电气工程及其自动化姓名学号
主要内容：
1.熟练掌握Quartus II软件的使用。
2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。
3.学会用例化语句对EDA电路设计中顶层电路进行描述。
基本要求：
1.熟悉仿真开发软件Quartus II的使用；
2.根据功能要求，用原理图或文本输入方式完成设计；
3.用Quartus II做波形仿真调试；
4.下载至EDA试验仪调试设计。
主要参考资料：
[1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002.
[2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001.
[3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999.
[4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002.
[5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002.
完成期限
指导教师
专业负责人
年7 月18日
目录
1设计 (1)
2方案选择与电路原理图的设计 (1)
2.124进制计数器的基本原理 (1)
2.2设计流程图 (1)
2.3原理图 (1)
374LS161元件说明 (2)
3.1 简介 (2)
3.274ls161管脚图与介绍 (2)
3.374ls161功能表 (3)
3.474ls161主要特点 (3)
用74LS162计数器设计24进制计数器
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验:24进制计数器的设计日期:2012.11.17 指导老师: 徐洪霞
一、实验报告的名称: 24进制计数器的设计
二、本次实验的目的:
1.掌握74LS162 计数器的用法
2. 利用74LS162计数器设计一个24进制计数器
三、实验设备：
Maplus2x软件、试验箱
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
74LS162 计数器是十进制计数方式的计数器，且其实同
步清零方式。所以设计24进制计数器，则S n-1=100011的非。
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.低位的清零输出端（CO端）要连接高位的使能端。
3.低位端和高位端的输出端统一接地或输入置零。
4.. 低位端和高位端的的置数端要统一。
二十四进制计数器设计
目录
摘要 (1)
1. 设计任务 (2)
1.1 设计目的 (2)
1.2 设计指标 (2)
1.3 设计要求 (2)
2.设计思路与总体框图 (3)
3.系统硬件电路的设计 (3)
3.1 555多谐荡电路 (3)
3.2 计数器电路 (5)
3.3 译码和显示电路 (6)
4.系统设计仿真 (6)
4.1各功能元件的选用与分析 (6)
一．74LS48译码器 (6)
二. 74LS08芯片 (7)
三. 计数及译码显示 (8)
四. 共阴极七段数码管显示器 (10)
五.电阻 (11)
六.电容 (15)
4.2仿真原理总设计图 (17)
5. 系统硬件焊接与调试 (18)
5.1焊接步骤 (18)
5.2元件清单 (18)
5. 3实物图 (19)
5.2硬件电路测试 (20)
总结 (21)
致谢 (22)
参考文献 (23)
二十四进制计数器设计
摘要：24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、二-五-十进制加法器74LS90、译码器74LS48、共阴极LED数码
管等四个模块构成。脉冲利用555设计一个多谐振荡器。各功能模块multisim 软件中描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。
实验十四：计数器
实验十四计数器
一.实验目的
1.掌握集成计数器的使用方法;
2.熟悉集成计数器的应用.
二.实验原理
CC40192-可予置二-十进制可逆计数器,它是中规模CMOS集成电路(注意:COMS电路使用时输入端不得悬空〉.它的逻辑符号如下图所示,功能表见下表.
输入输出功能R PE CP+ CP- J3 J2 J1 J0 Q3 Q2 Q1 Q0
说明1 X X X X X X X 0 0 0 0 清零0 0 X X J3 J2 J1 J0 J3 J2 J1 J0 置数0 1 ↑ 1 X X X X 加法计数计数0 1 1 ↑X X X X 减法计数
（1）加法进位
即当加法计数器时,当Q3Q2Q1Q0=1001且在0（低电平）时，C0 负脉冲向高位进位. （2）减法借位:
即当减法计数时,在Q3Q2Q1Qo=0000且CP-在0 (底电平)时B0出负脉冲,向高为借位. 三．实验内容
1.验证CC40192功能。
2.设计一个由40192 组成的计数译码显示，并验证其功能。
观察R,PE,CP+,CP-,J1,J2,J3,J0输入不同值时显示的数值
当R=0,PE=1，CP-=1，CP+连接脉冲源，观察按下按钮1后显示变化：
当R=0,PE=1，CP+=1，CP-连接脉冲源，观察按下按钮1后显示变化：
结论：
当R=1时，计数器清零
当R=PE=0时，输出端值为J1,J2,J3,J0的输入值，既计数器处于置数状态
当R=0,PE=1，CP-=1CP+l连接脉冲源，输出端处于加法计数；当R=0,PE=1，CP+=1CP-l 连接脉冲源，输出端处于减法计数。即计数器处于计数状态
实验4
实验4. 计数器逻辑功能测试及其应用
一、实验目的
1. 掌握集成计数器逻辑功能和各控制作用。
2. 掌握计数器的使用方法。 二、实验仪器及材料
1. 十进制计数器 74LS290 2片
2. 二输入端四与非门 74LS00 1片
3. 十进制计数器 74LS160 2片 三、预习要求
1. 复习集成电路74LS290和74LS160的功能特点。
2. 熟悉实验中所用集成电路的结构和管脚图。
3. 熟悉计数器级连方法和任意进制计数器的设计方法。 四、实验内容及步骤
1. 集成计数器74LS290功能测试
74LS290是二—五—十进制异步计数器。74LS290具有下述功能： 1). 直接置0（R01，R02=1），直接置9（S91，S92=1）。 2). 二进制计数（CP1输入，QA 输出）。
3). 五进制计数（CP2输入，QD 、QC 、QB 输出）。 4). 十进制计数（两种接法如图4-1（a ）、（b ）所示）
CP
(a)十进制
CP
(b)二—五进制
图4-1
按芯片引脚图分别测试上述功能，并填入功能表4-1，二—五混合进制表4-2，十进制表4-3中。
表4-1
表4-2
表4-3
2. 计数器级连
用2片74LS290计数器级连成十进制计数器。
1).画出连线电路图。
2).按图接线，并将输出端接到数码显示器的相应输入端，用单脉冲作为输
入脉冲验证设计是否正确。
3).画出三位十进制计数器连接图并总结多级计数级连规律。
3.任意进制计数器设计方法
1).使用74LS160设计一个六进制计数器，并将输出接到显示器上验证。
2).使用74LS160设计一个二十四进制计数器，并将输出接到显示器上验证。
实验四 计数器实验报告
实验四计数器实验报告
实验四计数器实验报告
引言
计数器是数字电路中常用的组合逻辑电路之一，广泛应用于各种计数和定时任
务中。本次实验旨在通过设计和实现一个4位二进制计数器，加深对计数器工
作原理的理解，并掌握计数器的设计方法和实现技巧。
一、实验目的
1. 理解计数器的工作原理和基本概念；
2. 掌握计数器的设计方法和实现技巧；
3. 实现一个4位二进制计数器，并验证其功能和正确性。
二、实验器材和材料
1. 逻辑门集成电路：与门、或门、非门、异或门等；
2. 电路连接线、电源、示波器、数字电压表等。
三、实验原理
计数器是一种能按照一定规律进行计数的电路。在二进制计数器中，计数从0
开始，依次递增到最大值（例如4位计数器的最大值为1111），然后重新从0
开始计数。计数器的工作原理是通过逻辑门的组合和时钟信号的控制来实现的。
四、实验步骤
1. 确定计数器的位数，本次实验设计一个4位计数器；
2. 根据计数器的位数，选择合适的逻辑门集成电路，并进行连线；
3. 设置时钟信号，使计数器能够按照一定的频率进行计数；
4. 观察计数器的输出结果，并进行验证。
五、实验结果与分析
通过实验，我们成功实现了一个4位二进制计数器，并验证了其功能和正确性。在实验过程中，我们发现计数器的输出能够按照预期的规律进行计数，并且在
达到最大值后能够重新从0开始计数。这说明我们设计的计数器能够正常工作，并满足要求。
六、实验总结
通过本次实验，我们进一步了解了计数器的工作原理和基本概念。同时，我们
也掌握了计数器的设计方法和实现技巧，能够根据需要设计和实现不同位数的
24进制计数器原理
24进制计数器原理
1. 什么是24进制计数器
24进制计数器是一种以24为基数的计数器，使用数字0至23，而不是传统的十进制计数器中的0至9。它可以用于对时间、坐标或其他需要24小时制度的数据进行计数。
2. 24进制计数器的原理
24进制计数器使用24个数字符号来表示数值，分别是0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F、G、H、I、J、K、L、M、N、O。
在24进制计数器中，每个位置上的数字与其他进制相同，从右到左表示权值依次增大。最右侧的位置的权值为1，向左依次增大，第二个位置的权值为24，第三个位置的权值为24^2，以此类推。每个位置上的数字的取值范围为0至23。
在24进制计数器中，当某个位置上的数字达到最大值23时，就会进位到更高位。最高位上的数字为0，而进位后的位置的数字会重置为0。这样循环往复，实现了24进制的计数。
3. 24进制计数器的应用
3.1 时间表示
24进制计数器可以用于表示时间。传统的时间表示方式是以12小时为周期，上午和下午使用不同的标记，而24进制计数器可以将时间表示为连续增长的数值。
例如，午夜12点可以用00:00表示，中午12点可以用12:00表示。下午1点可以用13:00表示，晚上9点可以用21:00表示。这样就避免了传统时间表示方式中上午和下午的切换，使得时间的比较和计算更加方便。
3.2 坐标表示
24进制计数器还可以用于表示坐标。传统的坐标表示方式使用十进制，可能会有小数位，而24进制计数器可以将坐标表示为整数。
例如，某个位置的经度可以用24进制计数器表示为23:10，纬度可以用24进制计数器表示为18:05。这样可以减少小数位的使用，简化坐标的表示和计算。
eda24进制计数器设计
设计一个EDA(电子设计自动化)工具的24进制计数器的基本步骤如下：
1. 构建基本逻辑单元：
在设计24进制计数器之前，首先需要构建基本逻辑单元，如触发器或锁存器，以便存储和处理计数。
2. 确定计数范围：
在开始设计前，需要确定计数器的计数范围。例如，如果需要表示0到23的范围，则计数器需要能在该范围内有效计数。
3. 推导需求特征：
基于你选择的基本逻辑单元推导组合逻辑和时序逻辑特征，以设计恰当的计数器。
4. 设计状态机：
设计一个有限状态机（FSM），以观察计数器状态的转换并确保可靠性和稳定性。
5. 设计24进制加法器：
设计一个全加器以实现24进制数的加法操作。由于24进制计数器每个位最高数值为23（用0-N表示，例如0-9、A-N或0-夜，按照标准24进制），因此需要考虑进位。
6. 链接基本组件：
将设计好的24进制加法器连接到触发器或锁存器，以更新计数值并从一个状态迁移到另一个状态。
7. 时钟控制：
引入时钟模块来控制计数器的工作节奏。每次时钟周期到达时，计数器将更新计数值。
8. 设计复位和清零逻辑：
实现一个逻辑控制来负责复位及清零操作，将计数器重置为初始状态。
9. 进行仿真测试：
运行仿真测试，检查计数器在不同条件下的运行情况，确保其准确、可靠地工作。
10. 设计可视化界面：
创建一个可视化界面，以便于用户直观地获取计数器状态和计数过程。
24进制计数器设计报告
1. 设计任务
1.1 设计目的
1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
4. 进一步掌握数字系统的制作和布线方法。
5. 熟悉集成电路的引脚安排。
1.2 设计指标
1. 以24 为一个周期，且具有自动清零功能。
2. 能显示当前计数状态。
1.3 设计要求
1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。并以文字对原理作辅助说明。
2. 设计各个功能模块的电路图，加上原理说明。
3. 选择合适的元器件，利用multisim 仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。
4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。
5. 打印PCB 板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行
调试。
2. 设计思路与总体框图
计数器由计数器、译码器、显示器三部分电路组成，再由 555 定时器组成 的多谐振荡器来产生方波， 充当计数脉冲来作为计数器的时钟信号， 计数结果通 过译码器显示。图 1 所示为计数器的一般结构框图。
▲图 1 计 数 器 结 构 框 图
3. 系统硬件电路的设计
3.1 555 多谐荡电路
555 多谐振荡电路由 NE555P 芯片、电阻和电容组成。由 NE555P 的 3 脚 输
出方波。
译码驱动
十位数码显示管
数电实验四——精选推荐
实验四：时序逻辑电路(集成寄存器和计数器)
一、实验目的：
1．熟悉中规模集成计数器的逻辑功能和使用方法；掌握用集成计数器组成任意模数为M的计数器。
2．加深理解移位寄存器的工作原理及逻辑功能描述；熟悉中规模集成移位寄存器的逻辑功能和使用方法；掌握用移位寄存器组成环形计数器的基本原理和设计方法。
二、知识点提示和实验原理：
㈠计数器：
计数器的应用十分广泛，不仅可用来计数，也可用于分频、定时和数字运算。计数器种类繁多，根据计数体制不同，计数器可分为二进制计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其他的称为任意进制计数器。根据计数器的增减趋势的不同，计数器可分为加法计数器和减法计数器。根据计数脉冲引入方式不同，计数又可分为同步计数器和异步计数器。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
用集成计数器实现任意M进制计数器：一般情况任意M进制计数器的结构分为3类，第一种是由集成二进制计数器构成，第二种为移位寄存器构成的移位寄存型计数器，第三种为集成触发器构成的简单专用计数器。
当M较小时通过对集成计数器的改造即可以实现，当M较大时，可通过多片计数器级联实现。
实现方法：(1)当所需计数器M值小于集成计数器本身二进制计数最大值时，用置数(清零)法构成任意进制计数器；⑵当所需计数器M值大于集成计数器本身二进制计数最大值时，可采用级联法构成任意进制计数器。
常用的中规模集成器件：4位二进制计数器74HC161，十进制计数器74HC160，加减计数器74HC191、74HC193,异步计数器74LS290。所有芯片的电路、功能表见教材。
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24进制计数器
24进制计数器也是有2片74LS160组成的。将第一片74LS160的进位信号连到第二片74LS160的。当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。其具体连线如下图所
示：
T P E E ,
数字时钟的设计
数字时钟由时、分、秒组成。进制有60进制、24进制。
60进制计数器设计
60进制计数器由两片74LS160十进制计数器经过一定的方式连接组成。将第一片74LS160的进位信号连到接到第二片74LS160的，当第二片74LS160的输出为0110时，同时将两片74LS160同时清零。其具体
连接方式如下：
24进制计数器
24进制计数器也是有2片74LS160组成的。将第一片74LS160的进位信号连到第二片74LS160的。当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。其具体连线如下图所
示：
T P E E , T P E E ,
综合以上设计出数字时钟的电路图如下：