湖北大学 数电实验四、用集成计数器设计24进制计数器
(数电课设)二十四进制计数器
一．课程设计目的《电子技术基础2-2课程设计》是学习理论课程之后的实践教学环节。
目的是通过解决比较简单的实际问题巩固和加深在《电子技术基础2-2（数字电子技术基础）》课程中所学的理论知识和实验技能。
训练学生综合运用学过的电子技术基础知识，在教师指导下完成查找资料，选择、论证方案，设计电路，安装调试，分析结果，撰写报告等工作。
使学生初步掌握数字电子电路设计的一般方法步骤，通过理论联系实际提高和培养学生分析、解决实际问题的能力和创新能力，为后续课程的学习、毕业设计和毕业后的工作打下一定的基础。
数字电子课程设计是理论教学之后的一个综合性实践教学环节，是对课程理论和课程实验的综合和补充。
学会并利用一种电路分析软件，对电路进行分析、计算和仿真，通过查找资料，选择方案，设计电路，撰写报告，完成一个较完整的设计过程，将抽象的理论知识与实际电路设计联系在一起，使学生在掌握电路基本设计方法的同时，加深对课程知识的理解和综合应用，培养学生综合运用基础理论知识和专业知识解决实际工程设计问题的能力，以及工程意识和创新能力。
不仅巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的内容。
理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才是真正的知识，才能提高自己的实际动手能力和独立思考的能力。
在设计的过程遇到各种各样的问题，同时在设计的过程中发现自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，通过这次课程设计，把以前所学过的知识重新温故，巩固所学的知识。
二．设计方案论证1．设计方案的选择通过查阅资料对不同的设计方案进行比较论证，根据现有条件选择合适的设计方案，Multisim有其丰富的仿真分析能力以及完整的电路原理图图形输入和电路硬件描述语言输入方式，结合了直观的捕捉和功能强大的仿真特点，能快速、轻松、高效地对电路进行设计和验证。
引入Multisim软件帮助我们快速且轻松地将刚学到的理论知识用计算机仿针真实地再现出来。
24进制计数器的真值表
24进制计数器的真值表
24进制计数器的真值表
一个24进制计数器是一种能够进行24进制计数的设备，它可以用来记录和显示从0到23的数字。
它有24个输入线和4个输出线，分别用来输入和输出24进制数字。
真值表是用来描述计数器行为的一种工具。
它列出了计数器的所有可能输入和对应的输出。
对于一个24进制计数器，真值表将有24行，每一行对应一个输入值，从0到23。
每一行有4列，分别对应4个输出线。
下面是一个24进制计数器的简化真值表示例：
输入输出
00 00
01 01
02 02
...
21 21
22 22
23 23
这个真值表显示了计数器的正常计数顺序。
当计数器收到一个时钟脉冲时，它会从0开始递增，直到达到23，然后重新从0开始。
除了正常计数顺序，24进制计数器还可以通过输入线的不同组合来实现不同的功能。
例如，可以使用一个特殊的输入组合来重置计数器，使其回到0。
还可以使用其他输入组合来实现特定的计数序列，例如按照某种规律跳过一些数字。
总之，真值表是描述24进制计数器行为的有用工具，它可以帮助我们理解和设计这种计数器的功能。
24进制计数器设计报告
..1. 设计任务1.1设计目的1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
4. 进一步掌握数字系统的制作和布线方法。
5. 熟悉集成电路的引脚安排。
1.2 设计指标1. 以24为一个周期，且具有自动清零功能。
2. 能显示当前计数状态。
1.3 设计要求1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。
并以文字对原理作辅助说明。
2. 设计各个功能模块的电路图，加上原理说明。
3. 选择合适的元器件，利用multisim 仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。
4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。
5.打印PCB 板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。
图1所示为计数器的一般结构框图。
2CRCR CR▲图 1 计数器结构框图3.系统硬件电路的设计3.1 555多谐荡电路555多谐振荡电路由NE555P 芯片、电阻和电容组成。
由NE555P 的3脚输 出方波。
▲图 2 555电路计数脉冲(由555电路产生)异步清零计数器个位位数码示像译码驱动CP CP强制清零3.2 计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。
有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。
即24进制计数器
R0(1)
R0(2)
S9(2)
CP
计数范围为 00～23 R0（1）、R0（2）同 时为1，输出 清0
用74LS90实现60进制加法计数器
置位法：
写出S6的二进制代码 写出反馈归零函数 画连线图
复位及置位法实现7进制计数器的逻辑图
总结
N进制计数器的设计（对74LS90来说） （1）复位法： 先写出N的二进制形式。
将为“1”的输出接回R01、R02，且S91=S92=0。
（2）置位法： 先写出（N-1）的二进制形式。 将为“1”的输出接回S91、S92，且R01=R02=0。
用74LS90实现24进制加法计数器
小时显示 00~23小时 数 码 管 显 示 译 码 器 CD45 11
CD45 11 CD45 11
分显示 00~59分
秒显示 00~59秒
7 a~g
CD45 11
CD45 11
CD45 11
QD~QA
24进制计数器
60进制计数器 秒信号产生电路
60进制计数器
S9(2)
R0(2)
100进制计数器,计数范围: 00~99。
利用100进制计数器可构成小于100的任意进制计数器。
用2片74LS90组成24进制计数器
QD Q C QB QA
S9(1) S9(2)
QD QC QB QA S9(1)
74LS90
CPB CPA
R0(1) R0(2)
74LS90
CPB CPA
项目4 数字钟电路的设计与制作
模块1 秒、分、时计数器的设计 （4学时）
模块2 CD4060组成的振荡器及分频器（2学时） 模块3 时、分、秒校时电路的设计 （2学时）
湖北大学 数电实验四、用集成计数器设计24进制计数器
24进制计数器
24进制计数器也是有2片74LS160组成的。
将第一片74LS160的进位信号连到第二片74LS160的。
当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。
其具体连线如下图所
示：
T P E E ,
数字时钟的设计
数字时钟由时、分、秒组成。
进制有60进制、24进制。
60进制计数器设计
60进制计数器由两片74LS160十进制计数器经过一定的方式连接组成。
将第一片74LS160的进位信号连到接到第二片74LS160的，当第二片74LS160的输出为0110时，同时将两片74LS160同时清零。
其具体
连接方式如下：
24进制计数器
24进制计数器也是有2片74LS160组成的。
将第一片74LS160的进位信号连到第二片74LS160的。
当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。
其具体连线如下图所
示：
T P E E , T P E E ,
综合以上设计出数字时钟的电路图如下：。
数字电路课程设计实例---24秒计时器
河南理工大学万方科技学院《数字电子技术基础》课程设计电气与自动化工程系电气工程及其自动化10届电气3班1016301013张克科李宝平2012.6.18—2012.6.2424秒计数器概述1.1篮球竞赛24秒计时器功能数字电子技术在社会生活中发挥着越来越重要的作用，在生活中有着各种各样的应用。
因此课程设计是数字电子技术学习中非常重要的一个环节，它将学生的理论知识和实践能力统一起来，为以后的工作做好准备。
在篮球比赛中，规定了球员的持球时间不能超过24秒，否则就犯规了。
本课程设计的“篮球竞赛24秒计时器”可用于篮球比赛中，用于对球员持球时间24秒限制。
一旦球员的持球时间超过了24秒，它就自动报警从而判定此球员的犯规。
本课程设计是脉冲数字电路的简单应用，设计了篮球竞赛24秒计时器。
此计时器功能齐全，有显示24秒倒计时的功能，同时系统设置外部操作开关，控制计时器的直接清零、启动、暂停、连续功能。
而在直接清零时，数码管显示器灭灯，计时器为24秒递减计时其计时间间隔为1秒，计时器递减计时到零时，数码管显示器不灭灯，同时发出光电报警信号。
1.2设计任务及要求1.2.1 基本要求（1）显示24秒计时功能。
（2）设置外部操作开关控制计时器直接清零、启动、暂停/连续功能。
（3）在直接清零时，要求数码显示器灭灯。
（4）计时器为24秒递减计时器，其计时间隔为1秒。
（5）递减计时到零时，显示器不能灭灯，同时发出光电报警信号。
（6）秒脉冲由555多谐振荡器给出。
1.2.2设计任务及目标（1）根据原理图分析各单元电路的功能；（2）熟悉电路中所用到的各集成块的管脚及其功能；（3）进行电路的装接、调试、直到电路能达到规定的设计要求；（4）写出完整、详细的课程设计报告电路设计原理与单元模块2.1设计原理24秒计时器的总体参考方案框图如图2.1所示。
它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路等五个模块组成。
实验二十四 计数器
实验二十四计数器一、实验目的1.了解二进制加法计数器的工作过程；2.学会用触发器组成各种进制计数器；3.掌握计数器的原理和测试方法。
二、实验原理一般情况下，异步二进制计数器连接具有一定规律。
加法器：(1)若使用下降沿触发的计数功能触发器构成，CP1=CP,CP2=Q1，以此类推。
(2)若使用上升沿触发的计数功能触发器构成，CP1=CP,CP2=Q1,以此类推。
减法器：(1)若使用下降沿触发的计数功能触发器构成，CP1=CP,CP2=Q1，以此类推。
(2)若使用上升沿触发的计数功能触发器构成，CP1=CP,CP2=Q1，以此类推。
计数是一种最简单和最基本的运算，在各种数字系统中，往往需要对脉冲的个数进行计数，以实现运算、测量、定时、分频统计和控制逻辑功能。
计数器种类繁多，分类方法也有多种：按触发方式分类：分为同步计数器和异步计数器。
按计数过程的数字的增减趋势分类：分为加法计数器，减法计数器和可逆计数器。
按计数的数制分类：分为二进制、十进制和任意进制计数器等。
由D触发器组成的四位异步二进制加法计数器如图24-1所示。
CP1接计数脉冲输入端，CP2~ CP4分别与前一级的反相输出端相连。
当前一级触发器的状态由1变0时，反相输出端由0变1，形成一个脉冲上升沿，满足后一级触发器翻转的条件。
三、实验内容与要求1.由D触发器组成一个四位异步二进制加法计数器。
(1)在学习机上用2片74LS74芯片（四个D触发器），按图24-1连成二进制加法计数器。
其中Q1、Q2、Q3和Q4端通过导线分别与学习机上的4个发光二极管相连，各R D端连在一起与学习机上的一个按钮相连，计数脉冲输入端（CP1）与学习机上的单脉冲输出端相连。
(2)将计数器清“零”。
(3)在CP1端输入单脉冲，观察加法计数器计数情况。
输入16个单脉冲，观察发光二极管的状态，了解计数过程，并记录各触发器在CP脉冲作用下的状态，填在表24-1中。
2.由J-K触发器组成一个四位异步二进制加法计数器；在学习机上用2片74LS112芯片（四个JK触发器），按图24-2连成二进制加法计数器。
24进制计数器课程设计
24进制计数器课程设计一、课程目标知识目标：1. 学生能理解24进制计数原理，掌握24进制与十进制的转换方法；2. 学生能运用24进制进行简单数学运算，如加、减、乘、除；3. 学生了解24进制在实际应用中的优势，例如在时间计算、编码等领域。
技能目标：1. 学生能够独立完成24进制与十进制的相互转换；2. 学生能够运用24进制进行基本的数学运算，解决实际问题；3. 学生通过小组合作，设计并制作一个简单的24进制计数器。
情感态度价值观目标：1. 学生培养对进制转换的兴趣，提高学习数学的积极性；2. 学生养成合作、探究的学习习惯，增强团队协作能力；3. 学生认识到数学在生活中的广泛应用，提高数学素养。
课程性质：本课程属于数学课程，旨在让学生掌握进制转换知识，提高数学应用能力。
学生特点：六年级学生具备一定的数学基础，思维活跃，好奇心强，喜欢探究新知识。
教学要求：注重理论与实践相结合，鼓励学生动手实践，培养实际操作能力；强调小组合作，培养学生的团队协作精神。
通过本课程的学习，使学生能够将所学知识应用于实际生活中，提高解决问题的能力。
二、教学内容1. 24进制计数原理介绍：通过课本知识，讲解24进制的定义，对比十进制，让学生理解进制的概念和转换方法。
- 章节关联：《数学》六年级上册，第三章“数的认识”，第二节“认识进制”。
2. 24进制与十进制的转换：详细讲解转换方法，举例说明，让学生掌握两种进制之间的转换技巧。
- 教学安排：2课时。
3. 24进制数学运算：讲解24进制下的加、减、乘、除运算规则，让学生学会运用24进制进行计算。
- 教学安排：2课时。
4. 实际应用案例分析：分析24进制在实际生活中的应用，如时间计算、编码等，提高学生的实际应用能力。
- 章节关联：《数学》六年级上册，第三章“数的认识”，第四节“进制在实际生活中的应用”。
5. 小组合作制作24进制计数器：分组让学生设计并制作计数器，巩固所学知识，培养学生的动手能力和团队协作精神。
eda24进制计数器设计
EDA24进制计数器设计1. 任务背景计数器是计算机系统中常见的一种电路，用来实现对数字进行计数的功能。
传统的计数器一般是采用二进制表示数字，然而在某些特定的应用场景中，使用其他进制的计数器能够更方便和高效。
EDA24进制计数器是指使用24进制来表示数字的计数器。
24进制是一种特殊的进制，它由24个数字符号（0-23）组成，分别对应于十进制的0-9、字母A-J、字母K-T和字母U-Y。
使用24进制计数器可以更精确地表示某些特定范围内的数字，而且减少了数字的位数和转换过程中的计算复杂度。
本文将介绍如何设计一个EDA24进制计数器，包括计数器的原理、硬件设计和功能实现等方面的内容。
2. 原理介绍EDA24进制计数器的工作原理与传统的计数器类似，主要分为三个部分：计数器状态存储、计数器状态更新和计数器输出。
2.1 计数器状态存储EDA24进制计数器需要使用存储器来保存当前的计数器状态。
由于EDA24进制有24个数字符号，每个符号对应一个存储单元，因此需要一个24位的存储器来存储计数器的状态。
存储器的结构可以采用RAM或者寄存器等形式。
当计数器进行更新时，计数器状态存储器会读取新的计数器状态。
2.2 计数器状态更新EDA24进制计数器的计数逻辑与二进制计数器类似，但需要对进位的处理进行特殊处理。
在24进制下，当某一位达到23时，需要进行进位操作，并将低位的符号进行进位。
例如，当计数器达到23时，进位得到的数字为10（对应K），并将低位的数字进行滚动。
以一个4位的EDA24进制计数器为例，计数范围为0000~2323。
初始状态为0000，当计数值增加时，每一位的变化规律如下：•当个位（最低位）从0~2变化时，直接递增；•当个位达到3时，个位变为0，十位（倒数第二位）递增；•当十位从0~2变化时，直接递增；•当十位达到3时，十位变为0，百位（倒数第三位）递增；•当百位从0~2变化时，直接递增；•当百位达到3时，百位变为0，千位（最高位）递增；•当千位从0~2变化时，直接递增；•当千位达到3时，计数器归零。
24进制计数(zk)
2. 触发电平：在信号变化范围外
14
屏幕提示触发信息
触发水平位置
触发 电平
触发电平 的数字值
触发信源
15
触发斜率
TRIGGER
与触发有关的操作
触发控制钮
LEVEL
1. LEVEL（电平） —— 改变触发电平值 正确操作：应使触发电平设在信号振幅范围内
18
1.
观测3个以上的波形，应该如何操作？
• 应将所有波形与频率最低的波形比较！ • 建议将频率最低(周期最长)的信号始终保持在CH1中
具体操作： 选择频率最低的信号Q2 CH1显示 触发信源选择 CH1 其它信号CP、Q1分别送 CH2显示
错误的操作： ①观察CP和Q1 ②观
1
0
1
2
正确：信源=CH2
1 CP 0 Q1 1 0 1 0 1 0 1 2 3 4 5 6 7 8 9
1
显示情况
2
20
3、观察计数器的波形时，触发斜率应选上升沿还 是下降沿？
加法计数器 应选下降沿触发 减法计数器 应选上升沿触发
1 CP 0 Q1 0 Q2 0 1 1 0 0 1 1 1 0 1 0 1 0 1 2 3 4 5 6 7 8 9
2. MENU（菜单） —— 显示触发功能菜单
3. SET LEVEL TO 50%（设为50％） —— 将触发电平设在信号振幅范围的中点
16
TRIGGER
边沿触发功能菜单
触发类型 —— 一般选“边沿”触发
边沿 视频 斜率 上升
信源 CH1 触发方式 自动 耦合 直流
可选：上升沿触发、下降沿触发 内触发：CH1、CH2 外触发：EXT、EXT/5 交流线 —— 即50Hz工频信号 可选：自动、正常、单次触发 可选：直流、交流、噪音抑制、高频抑制、 低频抑制
24进制计数器
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport (clk,rst,clr : in std_logic;led : out std_logic_vector(6 downto 0);seg_sel : out std_logic_vector(0 downto 0));end cnt24;architecture bhv of cnt24 issignal clk_1s : std_logic;signal seg_sel_sig : std_logic_vector(0 downto 0);signal unit : std_logic_vector(6 downto 0);signal dec : std_logic_vector(6 downto 0);beginp1 : process (clk)variable cnt_250 : std_logic_vector(7 downto 0);beginif clk'event and clk = '1' thenif cnt_250 < 249 then cnt_250 := cnt_250 + 1;else cnt_250 := (others => '0');end if;end if;if cnt_250 < 124 then clk_1s <= '0';else clk_1s <= '1';end if;end process;p2 : process (clk)beginif clk'event and clk = '1' thenseg_sel_sig <= seg_sel_sig + 1;end if;if seg_sel_sig = 0 thenseg_sel <= "0";led <= unit;else seg_sel <= "1";led <= dec;end if;end process;p3 : process (rst,clk_1s,clr)variable cnt_24 : integer range 0 to 23;beginif rst = '1' then cnt_24 := 0;elsif clk_1s'event and clk_1s = '0' thenif clr = '1' then cnt_24 := 0;elsif cnt_24 < 23 then cnt_24 := cnt_24 + 1;else cnt_24 := 0;end if;end if;case cnt_24 iswhen 0 | 10 | 20 => unit <= "0111111";when 1 | 11 | 21 => unit <= "0000110";when 2 | 12 | 22 => unit <= "1011011";when 3 | 13 | 23 => unit <= "1001111";when 4 | 14 => unit <= "1100110";when 5 | 15 => unit <= "1101101";when 6 | 16 => unit <= "1111101";when 7 | 17 => unit <= "0000111";when 8 | 18 => unit <= "1111111";when 9 | 19 => unit <= "1101111";end case;case cnt_24 iswhen 0 to 9 => dec <= "0111111";when 10 to 19 => dec <= "0000110";when 20 to 23 => dec <= "1011011";end case;end process;end bhv;。
数字逻辑实验--24s计时器
数字逻辑课程实验报告实验名称时序电路研究之24s计时器实验人姓名学号班级同组人姓名实验时间成绩一、实验内容结合试验箱设计一个计数器能够实现24秒计时功能，设计应具备必要的输入输出和起停功能二、实验原理24s计数器是由分频器，计数器，译码器组成。
如下图2为24s计数器的原理图图2分频器用于较高频率的时钟进行分频操作，得到较低频率的信号，工作原理是计数。
由于实验箱的工作频率为100000HZ，而我们所需要的24S计数器是以S（即1HZ）为计量单位的，所以需要把频率降低。
其原理图如2.1图2,1计数器主要是用来计数的，24s计时器要求从24s开始依次往下降，所以需要一个计数器，在计数器的设计过程中要有暂停键。
下图2,2为其原理图图2。
2译码器是把具有特殊含义的输入代码译成对应输出的有效信号。
因为最终要把代码下载到芯片上，用led数码管显现出来，所以需要把0-24进行编码，可以把个位和十位分别用一个数码管表示。
由于数码管的输入为四位，所以个位和十位分别用四位2进制进行编码。
如图2.3为译码器的原理图和led灯的图。
其编码对应的真值表为：a f00000 "00000000";00001 "00000001";00010 "00000010";00011 "00000011";00100 "00000100";00101 "00000101";00110 "00000110";00111 "00000111";01000 "00001000";01001 "00001001";01010 "00010000";01011 "00010001";01100 "00010010";01101 "00010011";01110 "00010100";01111 "00010101";10000 "00010110";10001 "00010111";10010 "00011000";10011 "00011001";10100 "00100000";10101 "00100001";10110 "00100010";10111 "00100011";11000 "00100100"; orther 111111111图2.3三、VHDL实现1.分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity divpin isport(clk,en:in std_logic;Reset: in std_logic;clkout:out std_logic);end divpin;architecture clock of divpin issignal counter:integer range 0 to 3;signal div_clk: std_logic;beginprocess(clk, Reset,en)beginif (Reset='1') thendiv_clk<='1';counter<=0;elseif (en='1') thenif (clk'event and clk='1') thenif (counter=3)thencounter<=0;div_clk<=not div_clk;elsecounter<=counter+1; end if;end if;elsecounter<=0;end if;end if;end process;clkout<=div_clk;end clock;2.计时器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clock_24 isport(clk,en,Reset:in std_logic;q:out std_logic_vector(4 downto 0));end clock_24;architecture counter1 of clock_24 issignal counter:std_logic_vector(4 downto 0);beginprocess(clk,en,Reset)beginif (Reset='1') thencounter<="11000";elseif (clk'event and clk='1')thenif(en='1' and counter/="00000")then counter<=counter-1;elsecounter<=counter;end if;end if;end if;end process;q<=counter;end counter1;3.译码器library ieee;use ieee.std_logic_1164.all;entity deco_24 isport(a:in std_logic_vector(4 downto 0);f: out std_logic_vector(7 downto 0) );end deco_24 ;architecture decoder_47 of deco_24 issignal h: std_logic_vector(4 downto 0);beginh<=a;process(h)begincase h iswhen "00000"=>f<="00000000";when "00001"=>f<="00000001";when "00010"=>f<="00000010";when "00011"=>f<="00000011";when "00100"=>f<="00000100";when "00101"=>f<="00000101";when "00110"=>f<="00000110";when "00111"=>f<="00000111";when "01000"=>f<="00001000";when "01001"=>f<="00001001";when "01010"=>f<="00010000";when "01011"=>f<="00010001";when "01100"=>f<="00010010";when "01101"=>f<="00010011";when "01110"=>f<="00010100";when "01111"=>f<="00010101";when "10000"=>f<="00010110";when "10001"=>f<="00010111";when "10010"=>f<="00011000";when "10011"=>f<="00011001";when "10100"=>f<="00100000";when "10101"=>f<="00100001";when "10110"=>f<="00100010";when "10111"=>f<="00100011";when "11000"=>f<="00100100";when "11000"=>f<="00100100";when others=>f<="11111111";end case;end process;end decoder_47 ;四、测试及分析分频器：为了使波形实验结果明显，不妨把频率仅仅降低一点。
24进制计数器
学生实验报告实验课名称：VHDL硬件描述语言实验项目名称：同步计数器专业名称：电子科学与技术班级：32050801学号：3205080127学生姓名：柯斌教师姓名：程鸿亮2010年_11月 13日组别_____________________同组同学李福来实验日期2011年11月13日实验室名称成绩_____一、实验名称：同步计数器二、实验目的与要求：设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步触发控制的VHDL描述方法以及异步清零的描述方法。
三、实验内容：通过VHDL编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入、驱动7段数码管显示的个位和十位信号端四、实验条件：1. WindowsXP操作系统2. QuartusII EDA开发系统3. 杭州康芯SOPC硬件开发平台五、实验原理：clk：计数时钟脉冲输入；clr：异步清零信号，高电平有效，此时输出显示为“00”ten[6..0]：十位数的7段数码管显示输出；one[6..0]：个位数的7段数码管显示输出；六、源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-------------------------------entity cnt24 isport(clk,clr:in std_logic;ten,one:out std_logic_vector(6 downto 0);co:out std_logic);end entity cnt24;---------------------------architecture str of cnt24 issignal ten_temp,one_temp:std_logic_vector(3 downto 0); begin--------------------------process(clr,clk) isbeginif (clr='1') thenten_temp<="0000";one_temp<="0000";co<='0';elsif (clk'event and clk='1') thenif(one_temp="0011" and ten_temp="0010") then one_temp<="0000";ten_temp<="0000";co<='1';elsif(one_temp="1001") thenten_temp<=ten_temp+1;one_temp<="0000";elseone_temp<=one_temp+1;end if;end if;end process;----------------------------process(one_temp) isbegincase one_temp iswhen"0000"=>one<="1111110";when"0001"=>one<="0110000";when"0010"=>one<="1101101";when"0011"=>one<="1111001";when"0100"=>one<="0110011";when"0101"=>one<="1011011";when"0110"=>one<="1011111";when"0111"=>one<="1110000";when"1000"=>one<="1111111";when"1001"=>one<="1111011";when others=>one<="1111110"; end case;end process;---------------------------------- process(ten_temp)isbegincase ten_temp iswhen"0000"=>ten<="0000000";when"0001"=>ten<="0110000";when"0010"=>ten<="1101101";when others=>ten<="1111110"; end case;end process;-----------------------------------end str;七、实验结果与分析：1，RTL仿真如下：2，时序仿真结果：3，代码下载后的部分实例：计数到23时，无进位。
实验二 由74LS161实现的二十四进制计数器
三．实验结果
八个LED随着时钟脉冲变化发光
由00000001到00011000变化，一共有二十四个变化。
当到达00011000之后重新开始一轮计数，从00000001开始下一个二十四进制的循环。
如上图的状态为00001111
四．实验结论
能够实现二十四进制的计数功能。电路功能得到验证。
实验二由74ls161实现的二十四进制计数器实验目的了解计数器等典型时序逻辑电路的工作原理验证芯片74ls161的逻辑功能实现二十四进制计数器的功能
实验二由74LS161实现器等典型时序逻辑电路的工作原理，验证芯片74LS161的逻辑功能，实现二十四进制计数器的功能。
24进制计数器课程设计
24进制计数器设计系别：电子工程系专业：应用电子班级：学生姓名:学号：指导教师:设计流程图目录1、74LS290计数器、虚拟电子实验室相关 (3)1.1、74LS290计数器介绍 (3)1.2、M ULTISIM介绍及基本操作方法 (4)1.2.1、Multisim的主窗口界面。
(4)1.2.2、菜单栏（这里只介绍需要使用的菜单） (4)1.2.3、工具栏 (6)2、电路设计 (7)2.1计数器电路原理 (7)2.2、电路仿真效果图试 (8)3、元器件及仪器设备明细 (8)4、总结 (9)5、参考文献 (10)6、致谢 (11)前言本24进制计数器实现24进制计数及自动清零功能，它主要由脉冲、10进制加法器74LS290、共阴极LED数码管等构成。
通过找课外书,上网查找有关该设计方面的知识,自学Multisim10软件的操作,并进行防真实验,在28号到29查找资料学习计数器的知识，选出合适的芯片来设计电路，学习并使用虚拟电子实验室的基本用法。
30号以后进行电路的设计以及仿真调试。
1、74ls290计数器、虚拟电子实验室相关1.1、74ls290计数器介绍（1）74ls290的逻辑符号示意图：CP1、CP0是脉冲输入端，S9A\S9B、R0A\S0B、是置数控制端。
Q0\Q1\Q2\Q3是输出端。
（2）74ls2290的逻辑功能：74LS290是异步十进制计数器。
它由一个一位二进制计数器和一个异步五进制计数器组成。
如果计数脉冲由端CP0输入，输出由Q0端引出，即得二进制计数器；如果计数脉冲由CP1端输入，输出由Q1Q2Q3引出，即是五进制计数器；如果将Q0与CP1相连，计数脉冲由CP0输入，输出由Q0Q1Q2Q3引出，即得8421码十进制计数器。
因此，又称此电路为二-五-十进制计数器。
当复位输入R0AR0B=1，且置位输入S9AS9B=0时，74LS290的输出被直接置零；只要置位输入S9AS9B=1，则74LS290的输出将被直接置9，即Q0Q1Q2Q3=1001；只有同时满足R0AR0B=0和S9AS9B=0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。
24进制计数器设计VHDL语言
IF (QN(3 DOWNTO 0)=3 and QN(5 DOWNTO 4)=2) or QN(3 DOWNTO 0)=9 THEN
QN(3 DOWNTO 0)<="0000"; --个位数进位
IF QN(5 DOWNTO 4)=2 THEN
QN(5 DOWNTO 4)<="00"; --十位数进位
PORT(
CLK :IN STD_LOGIC; --时钟
EN :IN STD_LOGIC; --使能端
CR :IN STD_LOGIC; --清零端，低电平有效
LD :IN STD_LOGIC; --数据载入控制，低电平有效
D :IN STD_LOGIC_VECTOR(5 DOWNTO 0); --载入数据端
CO : OUT STD_LOGIC; --进位
Q :OUT STD_LOGIC_VECTOR(5 DOWNTO 0) --计时输出
);
END ESJZ ;
ARCHITECTURE a OF ESJZ IS
SIGNAL QN :STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN --进位控制
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24进制计数器设计VHDL语言：
LIBRARY IEEE;USE IEEE.ST_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ESJZ IS
ELSE
QN(5 DOWNTO 4)<= QN(5 DOWNTO 4)+1;
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24进制计数器
24进制计数器也是有2片74LS160组成的。
将第一片74LS160的进位信号连到第二片74LS160的。
当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。
其具体连线如下图所
示：
T P E E ,
数字时钟的设计
数字时钟由时、分、秒组成。
进制有60进制、24进制。
60进制计数器设计
60进制计数器由两片74LS160十进制计数器经过一定的方式连接组成。
将第一片74LS160的进位信号连到接到第二片74LS160的，当第二片74LS160的输出为0110时，同时将两片74LS160同时清零。
其具体
连接方式如下：
24进制计数器
24进制计数器也是有2片74LS160组成的。
将第一片74LS160的进位信号连到第二片74LS160的。
当第一片74LS160的输出为0100，第二片74LS160为0010时，同时将2片74LS160清零。
其具体连线如下图所
示：
T P E E , T P E E ,
综合以上设计出数字时钟的电路图如下：。