第2章 Quartus II开发环境的使用
第2章QuartusII开发环境的使用
•处理器库
•外设模块库
•硬件开发
• HDL 源文件 • 测试台
•编译(分析与综合、布 局布线、时序分析等)
•管脚连接分配
• 用户逻辑设计 • 其它的IP模块 • SOPC Builder的 • 顶层.bdf文件
•Quartus II
•SOPC Builder GUI
•配置Nios II处理器
•选择并配置外 设.IP
•在目标板上 •下载可执行
•软件到 •Nios II系统
•使用IDE编程工具 •烧写配置文件和
•软件代码
•调试好的 •硬件和软件
•在目标板上运 •行/调试软件
SOPC开发流程简图 第2章QuartusII开发环境的使用
•NiosII内核 •&标准外设
•分析系统需求
•建立Quartus II工程， •建立顶层图*.bdf
•集成SOPC生 •成的系统到 •Quartus II工程
•连接各 •功能模块
•Altera的 •LPM模块
•硬件抽象层 •(HAL)&外设 •驱动程序
•使用Nios II •IDE开发软件
•用户C/C++应 •用程序代码 •和定制的库
•设置软件运行 •硬件环境属性
•如果需要，用 户可以定制指 令和外设逻辑。 (可参考第8章)
第2章QuartusII开发环境的使用
2.1 SOPC开发流程和开发工具
❖ 软件开发
软件开发使用Nios II IDE，它是一个基于Eclipse IDE架构的集成 开发环境，它包括：
❖ GNU开发工具(标准GCC编译器，连接器，汇编器和 makefile工具等);
❖ 基于GDB的调试器，包括软件仿真和硬件调试； ❖ 提供用户一个硬件抽象层HAL； ❖ 提供嵌入式操作系统MicroC/OS-II和LwTCP/IP协议栈的支持； ❖ 提供帮助用户快速入门的软件模板； ❖ 提供Flash下载支持(Flash Progrmmer 和QuartusII
第2章_Quartus_II开发环境的使用
第2章_Quartus_II开发环境的使用Quartus II是一款由英特尔公司开发的集成电路设计软件，广泛应用于数字电路设计和可编程逻辑设备（PLD）的开发环境。
本章将介绍Quartus II开发环境的使用方法，并详细讲解其主要功能和操作流程。
首先，打开Quartus II软件，点击“文件”菜单，然后选择“新建项目”选项。
在出现的对话框中，输入项目名称和存储位置，并选择FPGA芯片型号。
点击“下一步”按钮，然后选择项目类型（一般为“普通VHDL项目”或“普通Verilog项目”），点击“下一步”按钮即可完成项目创建。
接下来，我们需要向项目中添加源文件。
点击“项目”菜单，然后选择“添加文件”选项。
在出现的对话框中，选择需要添加的源文件，点击“确定”按钮。
如果项目中有多个源文件，可以重复操作多次。
在项目中添加源文件后，我们需要进行编译。
点击“编译”菜单，然后选择“编译项目”选项。
Quartus II将对项目中的源文件进行语法检查和综合，并生成目标设备可执行文件。
接下来，我们需要进行功能仿真。
点击“工具”菜单，然后选择“RTL仿真器”选项。
在出现的对话框中，选择仿真源文件和仿真时长，点击“确定”按钮。
Quartus II将对源文件进行仿真，并生成波形图。
波形图生成后，我们可以对设计进行优化。
点击“工具”菜单，然后选择“组合逻辑优化器”选项。
在出现的对话框中，选择设计文件和优化选项，点击“确定”按钮。
Quartus II将对设计进行优化，并生成优化后的电路文件。
优化后的设计可以进行布局布线。
点击“工具”菜单，然后选择“物理编译器”选项。
在出现的对话框中，选择物理约束和布局布线选项，点击“确定”按钮。
Quartus II将根据物理约束对设计进行布局布线，并生成布局布线后的电路文件和报告。
布局布线完成后，我们可以进行时序分析。
点击“工具”菜单，然后选择“时序分析器”选项。
在出现的对话框中，选择设计文件和时钟约束，点击“确定”按钮。
Quartus-II软件的使用方法
Q u a r t u s I I软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
Quartus II的使用
1.建立新工程 1.建立新工程
1）指定工程名称 File→New Project Wizard
单击Nect
新工程的文件夹名
工程名
顶层实体名
注：工程名 要与顶层实 体名相同！ 体名相同！ 如果文件夹不存 在，系统会提示 用户是否创建该 文件夹！ 文件夹！
1）功能仿真
单击Assignments菜单下的setting，弹出
单击
பைடு நூலகம்
软件默认的 是“Timing” 选项
选择
单击
设置完成后需要生成功能仿真网络表。 单击“Processing”菜单下的“Generate Functional Simulation Netlist”
单击
单击
2）时序仿真
单击
用户需制定目 标器件
封装类型 引脚数量
速度等级
4）选择第三方EDA工具 ）选择第三方EDA工具
5）结束设置
建立的工程名称、选 择的器件和选择的第 三方工具等信息如果 无误的话则可单击 “Finish”
2.建立文件 2.建立文件
File→New或使用快捷键Ctrl+N，弹出
双击”VHDL File”
3.输入代码 3.输入代码
4.保存文件 4.保存文件
单击保存文件按钮 。在默认情况下， “文件名”（N）的文本编辑框中为工程的名 称“selest_2”，单击“保存”按钮，即可保 存文件。
5.编译工程 5.编译工程
单击编译按 钮开始编译
6.建立矢量波形 6.建立矢量波形
File→New，弹出
双击
QUARTUS II 使用教程
第2 章QUARTUS II 使用教程.................................................................................. ............ 2 2.1 Quartus II 的安装.................................................................................. ............................. 2 2.1.1 安装Quartus II................................................................................... ....................... 2 2.1.2 安装License........................................................................... ................................... 2 2.2 FIFO 设计实例.................................................................................. ................................ 2 2.2.1 新建工程.................................................................................. ................................. 3 2.2.2 创建设计文件.................................................................................. ......................... 3 2.2.3 编译过程.................................................................................. ................................. 6 2.2.4 编译报告与延时分析.................................................................................. ............. 6 2.2.5 运行仿真.................................................................................. ................................. 7 2.3 设计流程.......................................................................................................................... 10 2.3.1 设计输入.................................................................................. ............................... 10 2.3.2 编译.................................................................................. ....................................... 17 2.3.3 延时分析.................................................................................. ............................... 19 2.3.4 仿真.................................................................................. ....................................... 20 2.4 系统级设计.................................................................................. .................................... 20 2.4.1 SOPC 设计.................................................................................. ............................. 20 2.4.1 DSP 设计.................................................................................. ................................ 21 2.5 设计实例.................................................................................. ........................................ 22 2.5.1 UART 控制器.................................................................................. ......................... 22 2.5.2 I 2 C 总线控制器.................................................................................. ...................... 24 2.5.3 USB2.0 控制器........................................................................................................ 26 2 第2 章QUARTUS II 使用教程本章以Quartus II 4.1 版本为例。
Quartus II开发软件使用教程
2.1 简介
Altera公司的QuartusⅡ软件提供了可编程片上系统 (SOPC)设计的一个综合开发环境，是进行SOPC设计的 基础。Quartus□Ⅱ集成环境包括以下内容：系统级设 计，嵌入式软件开发，可编程逻辑器件(PLD)设计，综 合，布局和布线，验证和仿真。 QuartusⅡ设计软件根据设计者需要提供了一个完整 的多平台开发环境，它包含整个FPGA和CPLD设计阶段 的解决方案。图2.1说明了Quartus□Ⅱ软件的开发流程。
第2章 QuartusⅡ开发软件 2．更快集成IP Quartus□Ⅱ 软 件 包 括 SOPC Builder 工 具 。 SOPC Builder针对可编程片上系统(SOPC)的各种应用自动完成IP 核(包括嵌入式处理器、协处理器、外设、存储器和用户设 定的逻辑)的添加、参数设置和连接等操作。SOPC Builder 节约了原先系统集成工作中所需要的大量时间，使设计人 员能够在几分钟内将概念转化成为真正可运作的系统。 Altera的MegaWizard Plug-In Manager可对Quartus□Ⅱ 软件中所包括的参数化模块库(LPM)或Altera/AMPP SM合 作伙伴的IP Megafunctions进行参数设置和初始化操作，从 而节省设计输入时间，优化设计性能。
Assembler quartus_asm
编程 quartus_pgm 用于EDA工具的输出文件， 包括：Verilog输出文件(.vo)、 VHDL输出文件(.vho)、VQM文件 以及标准延迟格式输出文件(.sdo)
转换编程文件 quartus_cpf
图2.4 命令行设计流程
第2章 QuartusⅡ开发软件 2.1.4 Quartus□Ⅱ软件的主要设计特性 1．基于模块的设计方法提高工作效率 Altera特别为Quartus□Ⅱ软件用户提供了 LogicLock基于模块的设计方法，便于用户独立设计和 实施各种设计模块，并且在将模块集成到顶层工程时 仍可以维持各个模块的性能。由于每一个模块都只需 要进行一次优化，因此LogicLock流程可以显著缩短设 计和验证的周期。
第2章 Quartus_II 操作基础
课堂练习
用原理图方法设计一个“三输入表决器”电路。
S1 0
0 0 0 1 1 1 1
S2 0
0 1 1 0 0 1 1
S3 0
1 0 1 0 1 0 1
LED1 0
0 0 1 0 1 1 1
LED2 1
1 1 0 1 0 0 0
LED1 点亮表示 议案通过， LED2 点亮表示 议案被否决
Y6 Y7
3. 全程编译
在下拉菜单“Processing”中选 择“Start Compilation”，启 动全程编译
编译完成后的信 息报告窗口
23
关于全程编译 启动全程编译：
选择Processing/Start Compilation,自动完成分析、排 错、综合、适配、汇编及时序分析的全过程。
第二章
Quartus_II 操作基础
1
主要内容 QuartusⅡ软件的简介和工程的基本设计流程。 通过简单的实例演示各流程以及常用工具的使用方 法，熟悉QuartusⅡ软件的用户界面、常用工具 和设计流程。
2
一、 QuartusⅡ概述
QUARTUS II是美国Altera公司提供的可用于 可编程片上系统(SOPC)开发的综合开发环境,是 进行SOPC设计的基础. 集成环境包括以下内容:系统级设计,嵌入式软件开 发,可编程逻辑器件(PLD)设计,综合,布局和布线, 验证和仿真.
6
（1）项目创建向导
文件菜单
选择文件的存放路径 工程文件名，任取，建立 在用户自己的目录下，不 要使用软件的安装目录或 系统目录 顶层Entity名称，必须符合 TOP文件中定义的module 名称
基于已有项目创建工程 （一般 不使用）
集成开发平台QuartusII操作基础课件
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
QuartusII软件使用及设计流程
时序优化
时序分析
在Quartus II中进行时序分析，确保设计满足时序要求，找出关键 路径并优化。
延迟调整
通过调整逻辑单元的时序参数，减小关键路径的延迟，提高时钟频 率。
布局优化
合理安排逻辑单元的位置，减小信号传输延迟，提高时序性能。
面积优化
优化算法
采用高效的算法和优化策略，减小设计规模， 降低面积成本。
低功耗硬件选择
选择低功耗硬件器件和IP核，从硬件层面降低功 耗。
06
Quartus II实际应用案 例
数字钟设计案例
总结词
数字钟设实现数字钟的原理图 设计和编程。
详细描述
首先，在Quartus II软件中创建一个新的工程，选择合适的FPGA芯片型号。然后，使 用原理图输入方式设计数字钟电路，包括分频器、计数器、译码器等模块。接着，进行 仿真测试以确保设计正确。最后，将设计文件下载到FPGA芯片中，完成数字钟的硬件
保存配置
完成配置后，保存配置文件以便以后使用。
许可证激活与验证
获取许可证文件
从Altera官网或授权合作伙伴处获取Quartus II软件 的许可证文件。
激活许可证
运行许可证激活程序，输入许可证文件中的激活码进 行激活。
验证许可证
启动Quartus II软件，验证许可证是否有效，确保软 件正常使用。
完成串口通信的硬件实现。
THANKS FOR WATCHING
感谢您的观看
Quartus II软件中提供了大量的IP核，用户可以直接调用这些IP核进行设计， 避免了重复造轮子，提高了设计效率。
IP核定制
对于一些特殊需求，用户可以通过定制IP核的方式实现。Quartus II软件提供了 IP核定制工具，用户可以根据需求对IP核进行修改和定制，以满足特定设计要求。
QuartusII软件使用说明
第二章Quartus II的使用2.1 Quartus II概述Quartus II是Altera公司继MAX＋PLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。
Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。
它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。
Quartus II除了保留有MAX＋PLUS II的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。
2.1.1 设计的主要环节Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。
下图显示了使用Quartus II进行设计的各主要环节。
全编译图2.1.1 Quartus II进行设计的主要环节这几个环节分别介绍如下：1.设计输入设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。
本次实验中主要用到其中的原理图输入和VHDL输入两种方式。
HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。
HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。
Quartus II支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。
212.分析与综合在完成设计输入之后，即可对其进行分析与综合。
其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。
最终获得门级电路甚至更底层的电路描述网表文件。
因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
QuartusII软件使用说明
第二章Quartus II的使用2.1 Quartus II概述Quartus II是Altera公司继MAX＋PLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。
Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。
它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。
Quartus II除了保留有MAX＋PLUS II的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。
2.1.1 设计的主要环节Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。
下图显示了使用Quartus II进行设计的各主要环节。
全编译图2.1.1 Quartus II进行设计的主要环节这几个环节分别介绍如下：1.设计输入设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。
本次实验中主要用到其中的原理图输入和VHDL输入两种方式。
HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。
HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。
Quartus II支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。
212.分析与综合在完成设计输入之后，即可对其进行分析与综合。
其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。
最终获得门级电路甚至更底层的电路描述网表文件。
因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
quartus_II_教程
六、引脚配置与下载
器件编程和配置 对话框
35
26
五、仿真设计文件
2 ） 点 击 Insert Node or Bus 对 话 框 中 的 Node Finder…按钮，弹出Node Finder窗口，在此窗口中 添加信号节点。
一般选择all,后点击list
已选节点列表 待选节点列表
27
五、仿真设计文件
3、编辑输入信号 编辑输入信号是指在波形编辑器中指定输入节点的逻辑电平变 化，编辑输入节点的波形。 ：在波形文件中添加注释； ：把选定区域的波形更改成原值的相反值； ：全屏显示波形文件； ：放大、缩小波形； ：在波形文件信号栏中查找信号名； ：将某个波形替换为另一个波形； ：给选定信号赋原值的反值； ：输入任意固定的值； ：输入随机值 ：给选定的信号赋值，X表示不定态，0 表示赋0，1表示赋1，Z表示高阻态，W表示弱信号，L表示低 电平，H表示高电平，DC表示不赋值。 28
（4）点击Next
7
2.添加所需的已有文件
如果需添加文件点击此按钮 ，选择文件后点击Add
如果不需添加文件直接点击 Next
8
3.为项目指定目标器件
（1）选择器件系列 筛选列表
（2）选择具体器件
（3）点击Next
9
4.指定所需第三方EDA工具
指定设计/综合工具，常用的如Design Compiler等等
5
Quartus II 主界面
工程向导
用户编辑窗口
状态窗口
消息窗口
6
1.指定新项目的路径及名称
选择File|New Project Wizard
（1）指定项目路径 （2）指定项目名称 （3）项目顶层实体 Entity名称
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
QuartusII软件使用及设计流程
2. 功能仿真
功能仿真是忽略延时的仿真，是理想的仿真。怎么 设计功能仿真？ 首先在图1-23中单击“Assignments”菜单下的 “Settings”命令，如图1-25，单击左侧标题栏中的 “Simulator”选项后，在右侧的“Simulation mode”的 下拉菜单中选择“Functional”选项即可（软件默认的是 “Timing”选项），单击“OK”按钮后完成设置。
AHDL文本文件 流程图和原理图文件 网表文件 在线系统文件 Verilog HDL文本文件
VHDL文本文件
图1-11 VHDL文本编辑窗口
（2）输入程序。在图1-11中输入半加器的VHDL程序，如图112所示。
（3）保存文件。在图1-12中单击保存文件按钮，弹出对话 框如图1-13，将输入的VHDL语言程序保存为half_add.vhd 文件，注意后缀名是.vhd，如图1-13。
（4）编译工程。 在图1-11中选择菜单Processing下的Start Complilation， 开始编译，并伴随着进度不断地变化，编译完成后的 窗口如图1-14所示。如果编译过程出现错误，要将错误 改正，保存后再次编译，直到编译无错误为止。到此 在QuartusII软件中使用VHDL语言输入完成，接下来是 将保存好的VHDL语言程序进行仿真，在软件上验证 VHDL语言描述的功能是否能够达到预期目的。
3.下载模式
JTAG模式是软件的默认下载模式，相应的下载文件为 “.sof”格式。在“Mode”一栏中还可以选择其他的下载模 式，例如，Passive Serial、Active Serial Programming和 In-Socket Programming。勾选图1-31中下载文件 “half_add.sof”右侧的第一个小方框，也可以根据需要勾 选其他的小方框。将下载电缆连接好后，单击“Start”按 钮计算机就开始下载编程文件，这样在实验箱上就可以验 证实验效果了。 到这里，我们都演示了QuartusII软件的全部使用过程，从 建立工程，VHDL语言设计输入，设计仿真到编程下载都 演示了一遍，读者跟着上面的操作，就能够到达最后的程 序下载，在EDA实验箱上看到最终的效果。
Quartus-II使用教程-完整实例2(精编文档).doc
【最新整理，下载后即可编辑】Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步：打开软件● 快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
● 信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
快捷工具栏菜单栏工作区资源管理窗口任务管理窗口第二步：新建工程（file>new Project Wizard ）1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）所建工程的保存路径 工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。
3 选择芯片型号（我们选择cylone II系列下的EP2C70F896C6芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)所选的芯片的系列型号快速搜索所需的芯片选择芯片4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）5 工程建立完成（点finish）选择第三方综合工具，如果使用Quartus内部综合工具则选择none选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
QuartusII软件使用说明
QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件，主要用于数字逻辑电路的设计和开发。
本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。
2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求，包括处理器、内存和硬盘空间。
2.2 安装程序从Intel官方网站Quartus II的安装程序，并按照指引执行安装步骤。
2.3 许可证文件在安装过程中，您需要提供许可证文件以完成软件的激活。
3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面，您可以在此查看和管理当前项目下的所有文件和文件夹。
3.2 编辑器Quartus II提供了多种编辑器，包括原理图编辑器、文本编辑器和波形编辑器等。
您可以根据需要选择适合的编辑器进行设计和编码。
4.基本功能4.1 创建新工程在工程导航器中，选择“新建”并指定工程名称和存储位置，然后选择设计类型和顶层设计文件。
4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中，包括原理图文件、VHDL文件和Verilog文件等。
4.3 综合与分析在设计过程中，需要进行综合和分析以验证电路功能和逻辑正确性。
4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。
4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。
5.设计流程5.1 设计规划在设计之前，需要进行设计规划，包括确定设计目标、功能分析和资源规划等。
5.2 电路设计按照设计规划进行电路设计，包括原理图设计、RTL设计和模块设计等。
5.3 综合与优化对设计进行综合和优化，以达到性能和资源的平衡。
5.4 约束设置与时序分析设置时序约束并进行时序分析，以保证电路满足时序要求。
5.5 布局与布线对设计进行物理布局和布线，以优化电路的布局及信号传输路径。
QuartusII软件操作
Quartus II 软件操作
第二步 根据电路图综合电路 电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表 达式，然后，电路综合的下一步是工艺映射，通过使用可用 的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打 开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。 装配模块（Fitter)模块决定芯片上各电路元件的精确布局。 其中综合模块产生的每个元件都将在芯片上实现。每个模块 也可以单独运行。也可以使用其他命令启动编译。编译完成 时，可以查看编译报告。出现错误时，点击错误信息，可以 突出显示错误出现的位置。
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。
1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
① 功能仿真 选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选 择fuctional选项作为仿真模式。为了完成仿真器的设置， 需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始 运行电路的功能仿真。仿真结束之后， Quartus II指出仿 真完成，并给出仿真报告。
Quartus_II使用方法
Quartus_II使用方法第1章QUARTUS II2.1 QUARTUSII概述设计输入是设计者对系统要实现的逻辑功能进行描述的过程。
设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。
1、原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入。
这是一种最为简单和直观的输入方式。
原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。
2、硬件描述语言输入：这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。
采用语言描述的有点事效率较高，结果容易仿真，信号观察方便，在不同的设计输入库之间转换方便，适用于大规模数字系统的设计。
但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。
3、网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。
采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。
一般开发软件可以接受的网表有EDIF格式、VHDL 格式及Verilog格式等。
在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表[6]。
2.2 QUARTUSII建立工程项目在Quartus II 中，用户的每个独立设计都对应一个工程项目，每个工程项目可包含一个或多个设计文件。
其中一个是顶层文件，编译器是对项目中的顶层文件进行编译的，项目同时还管理编译过程中产生的各种中间文件，这些中间文件的文件名相同，但后缀名不同。
为了便于管理，对于每个新的项目应该建立一个单独的子目录。
指定项目名称的步骤如下：1. 打开Quartus II，在File 菜单中选择New Project Wizard 项，将出现工程项目建立向导对话框。
如图2-1 (a)所示。
2. 点击“Next”，进入到如图2-1 (b)所示的工程项目命名对话框，在最上面的文本输入框中输入为该项目所建的目录名，如本例为“E:\Clock”，在中间的文本输入框中输入项目名称，本次实验为“adder”，在最下面的文本输入框中输入最顶层模块的名称“adder”。
QuartusII使用方法
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、选择输入输出引脚
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」处选择「Pins:all」，再按下「 >>」将所有选中的引脚添加到“Seleted Nodes”框，点「OK」→「OK」完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析
三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS
使用步骤：
一、建立工程.
1、「File」→「New Project Wizard」开始新工程的建立设置。『NEXT』
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、仿真时间、栅格的设置
Edit→『End Time』 设置仿真结束的时间， 『Grid Size』设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
连接各 功能模块
设置软件运行 硬件环境属性
选择FPGA型号 并进行管脚分配
编译软件 生成可执 行文件elf 在IDE中使用 ISS运行/调试 软件
•为系统功能原理 图选择芯片载体 并 为各个输入输 • 设置编译选项， 出信号分配芯片 从而让编译器按照 的管脚； •编译系统生成硬件系统的 用户设定来进行编 配置文件 *.sof和*.pof。编 译； 译系统是一个非常复杂的过 程，包括优化逻辑的组合、 综合逻辑、适配 FPGA 、布 线以及时序分析等步骤。
2.1 SOPC开发流程和开发工具
软件开发
处理器库
SOPC Builder GUI
配置Nios II处理器 选择并配置外设.IP 连接各外设模块 自定义命令
• 使用 SOPC Builder 生成 系统后，可以直接使用 Nios II IDE开始设计 C/C++应 用程序代码。 Altera 提供外 设驱动程序和硬件抽象层 (HAL), 使 用 户 能 够 快 速 编 写与低级硬件细节无关的 Nios II程序； • 除了应用代码，用户还可 以在 Nios II IDE 工程中 设计和重新使用定制库。
集成SOPC生 成的系统到 Quartus II工程
分析系统需求
建立Quartus II工程， 建立顶层图*.bdf
打开SOPC Builder 定义和生成系统
定制指令&定 制外设逻辑
自定义的 功能模块
Altera的 LPM模块
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
软 件 开 发 也 可 以 在 SOPC Builder 生成系统模块后立 即进行！与传统软件开发类 似，唯一不同在于系统是自 己定制的，所受局限小！
NiosII内核 &标准外设
打开SOPC Builder 定义和生成系统
定制指令&定 制外设逻辑
自定义的 功能模块
集成SOPC生 成的系统到 Quartus II工程
硬件开发
• 编 译 Quartus II 工 程 ， 对 HDL文件进行布局布线，从 HDL源文件综合生成一个适 合目标器件网表，生成 FPGA配置文件(.sof)； •用 下 载 电 缆 ( 如 ByteBlaster II), 将配置文件 下载到目标板上。硬件校验 完成后，可将新的硬件配置 文件下载到目标板上的非易 失存储器(如EPCS器件)。
处理器库
SOPC Builder GUI
配置Nios II处理器 选择并配置外设.IP 连接各外设模块 自定义命令
外设模块库
IP 模块
软件开发
硬件开发
分配外设地址和中断 生成系统
Nios II IDE
Quartus II
GNU Tools
硬件开发使用Quartus II和SOPC Builder
2.1 SOPC开发流程和开发工具
在目标板上运 行/调试软件
SOPC开发流程简图
分析系统需求
建立Quartus II工程， 建立顶层图*.bdf
NiosII内核 &标准外设
打开SOPC Builder 定义和生成系统
定制指令&定 制外设逻辑
自定义的 功能模块
集成SOPC生 成的系统到 Quartus II工程
Altera的 LPM模块
根据系统要求实现的功能，电子钟的设计要用到的外围器件有： LCD：电子钟显示屏幕； 按键：电子钟设置功能键； Flash存储器：存储软、硬件程序； SRAM存储器：程序运行时将其导入SRAM。 根据所要用到的外设、要实现的功能以及开发板的配置，在SOPC Builder中建立系统要添加的模块包括：Nios II CPU、定时器、按键 PIO、LCD控制器、AVALON三态桥、外部RAM接口、外部Flash接口。
软件开发
软件开发使用Nios II IDE，它是一个基于Eclipse IDE架构的集成 开发环境，它包括： GNU开发工具(标准GCC编译器，连接器，汇编器和 makefile工具等); 基于GDB的调试器，包括软件仿真和硬件调试； 提供用户一个硬件抽象层HAL； 提供嵌入式操作系统MicroC/OS-II和LwTCP/IP协议栈的支持； 提供帮助用户快速入门的软件模板； 提供Flash下载支持(Flash Progrmmer 和QuartusII Programmer)
编译硬件系统 生成配置文件sof 在目标板上 下载可执行 软件到 Nios II系统
下载配置文件到 FPGA器件
使用IDE编程工具 烧写配置文件和 软件代码
调试好的 硬件和软件
在目标板上运 行/调试软件
SOPC开发流程简图
分析系统需求
建立Quartus II工程， 建立顶层图*.bdf
NiosII内核 &标准外设
Altera的 LPM模块
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
连接各 功能模块
设置软件运行 硬件环境属性
选择FPGA型号 并进行管脚分配
编译软件 生成可执 行文件elf 在IDE中使用 ISS运行/调试 软件
进行编译 选项设置
用户C/C++应 用程序代码 和定制的库
连接各 功能模块
设置软件运行 硬件环境属性
•如果需要，用 户可以定制指 令和外设逻辑。 (可参考第8章)
选择FPGA型号 并进行管脚分配
编译软件 生成可执 行文件elf 在IDE中使用 ISS运行/调试 软件
进行编译 选项设置
编译硬件系统 生成配置文件sof 在目标板上 下载可执行 软件到 Nios II系统
使用IDE编程工具 烧写配置文件和 软件代码
调试好的 硬件和软件
在目标板上运 行/调试软件
SOPC开发流程简图
2.1 SOPC开发流程和开发工具
硬件开发
• 用 SOPC Builder 软 件 从 NiosII 处 理 器 内 核 和 NiosII 开发套件提供的外设列表中 选取合适的 CPU、存储器以 及各外围器件,并定制和配置 它们的功能； • 分配外设地址及中断号； • 设定复位地址； • 最后生成系统。 • 用户也可以添加用户自身 定制指令逻辑到 NiosII 内核 以加速CPU性能； • 添加用户自己设计的IP模块。
选择FPGA型号 并进行管脚分配
编译软件 生成可执 行文件elf 在IDE中使用 ISS运行/调试 软件
进行编译 选项设置
编译硬件系统 生成配置文件sof
• 最后利用 IDE 的编程 工具将配置文件烧写到 FPGA 的 配 置 芯 片 或 Flash ，将可执行文件 *.elf编程到Flash中。
• 将配置文件 .sof 下载到 ，将 • 直FPGA 到硬件 和 可执行文件 .elf 下 软件设计都达 载到 RAM。 到设计要求。
• 设置好软件运行 的硬件环境属性后， 便可进行编译、链 接和调试、运行程 •对用户程序进行 序。 编译，生成可执 行文件*.elf。 • 接 下 来 在 IDE 的 指令集仿真器 (ISS) 上仿真软件和运行/ 调试软件。 • 在目标板上反 复调试软件。
下载配置文件到 FPGA器件
在目标板上 下载可执行 软件到 Nios II系统
处理器库
SOPC Builder GUI
配置Nios II处理器 选择并配置外设.IP 连接各外设模块 自定义命令
外设模块库
IP 模块
软件开发
硬件开发
• HDL 源文件 • 测试台
硬件配置 文件
分配外设地址和中断 生成系统
Nios II IDE
编译(分析与综合、布 局布线、时序分析等) 管脚连接分配
外设模块库
IP 模块
软件开发
硬件开发
• HDL 源文件 • 测试台
硬件配置 文件
分配外设地址和中断 生成系统
Nios II IDE
• C头文件 • 用户库函数 • 外设驱动
编译(分析与综合、布 局布线、时序分析等) 管脚连接分配
验证调试
JTAG
串口、以太网
Altera GPGA • 用户逻辑设计 • 其它的IP模块 • SOPC Builder的 顶层.bdf文件
自定义的 功能模块
集成SOPC生 成的系统到 Quartus II工程
Altera的 LPM模块
硬件抽象层 (HAL)&外设 驱动程序
使用Nios II IDE开发软件
用户C/C++应 用程序代码 和定制的库
连接各 功能模块
设置软件运行 硬件环境属性
•当 设 计 中 现 有 模块不能满足设 •在顶层模块中，分别 将 SOPC Builder生成 计要求时，可设 的系统 模 块 、 LPM 功 计自己的功能模 块。并在顶层模 能模块 以及用户自定 块中使用； 义功能 模块添加到顶 层模块中;
编译硬件系统 生成配置文件sof 在目标板上 下载可执行 软件到 Nios II系统
下载配置文件到 FPGA器件
这个两过程类似传统电路设计中，将所有要使 用的芯片焊接到电路板上，然后通过PCB上的 连线将各个芯片连接起来，组成电路系统。
使用IDE编程工具 烧写配置文件和 软件代码
调试好的 硬件和软件
选择FPGA型号 并进行管脚分配
进行编译 选项设置
•在 Quartus II 软 件 中 编译软件 包含了 大量的 Altera 公 生成可执 • 然后将各个 行文件elf 司提供的 LPM 功能模块， 功能模块用 相当与传统设计中除处 在IDE中使用 连 线连起来 ISS运行/调试 理器以外的逻辑芯片 (如 软件 组 成系统功 74系列)； 能原理图。