卫星通信中高速数据传输发射机的设计与实现_罗勇

卫星通信中高速数据传输发射机的设计与实现

罗 勇,周资伟,李 宏

(国防科技大学电子科学与技术学院 湖南长沙 410073)

摘 要:提出了一种卫星通信中高速数据传输发射机的设计方案,并给出了此方案具体的硬件实现。在硬件上选用一种新型的高速D/A 芯片T S86101G 2B,在系统设计中充分利用该芯片高线性度、宽动态范围以及高速的特点,实现了卫星通信中数字信号高速率、高质量的稳定传输,为包括卫星通信在内的高速数据传输发射机的设计与实现提供了一个新的参考。

关键词:T S86101G2B;高速数据传输;发射机;卫星通信

中图分类号:T N41,T P33 文献标识码:B 文章编号:1004373X(2006)0104003

Design and Realization about Transmitter of High Speed Digital

Transmissions in S atellite Communications

L U O Yong ,ZH OU Ziw ei,L I H ong

(Sc ho ol o f Electroni c Sc ience and Engineering ,N ational U niv ersity o f Defense T echnolo gy ,Chang sha,410073,China)

Abstract :T his art icle intr oduces a kind of design o ptions about the tr ansmitter of hig h speed dig ital transmissions in satellite co m -munications,and giv es the ma in hardwar e r ealization o f the o pt ion.A new kind o f hig h speed D/A chips T S86101G 2B is used in the har dw are r ealization.T he chip's characters of high linear ity,w ide dynamic range and hig h speed are fully used in the system desig n.T he dig ita l sig nals'steady transmission of hig h speed and g oo d quality is realized in satellite co mmunications.A new reference is pr ovided to the design and r ealization abo ut the tr ansmit ter of hig h speed dig ita l tr ansmissio ns including satellite communicatio ns.

Keywords :T S86101G 2B;hig h speed dig ital transmission;t ransmitters;satellite co mmunication

收稿日期:2005

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随着社会的发展,在移动通信领域中对包括卫星通信在内的无线通信的需求越来越大,业务量越来越高。在卫星通信中,如何实现高速率、低误码率的高效数据传输已成为当今世界各国都在研究的一个课题。对于卫星通信的发射机部分,怎样将高速的数字信息更有效地转换为射频信号发射出去则是设计时需要考虑的一个重要问题。针对这一问题,本文给出了一种在某试验中用于实现卫星通信数据高速传输的发射机的设计方案以及具体的硬件实现。

1 系统整体结构设计及原理说明

作为卫星通信的高速数据传输系统,我们总希望在有限带宽的信道中能够更快更好地进行有用信息的传输。也就是在尽量窄的频带内,使信息的传输速率最大,同时尽可能地减小能量的损耗,提高传输信噪比。卫星通信系统中的星地链路信道是一个加性高斯白噪声(AWGN )信道,在此信道中进行的是远距离高速数据传输,并且一般典型的航天器下行信道末级放大器多采用工作在非线性范围的行波管,因此要求发射机的调制方式必须为恒包络调制方式,否则,接收的信号将会出现失真。发射机结构

设计的整体框图如图1

所示。

图1 发射机结构框图

一般对于通信系统发射机的设计,通常采用对基带信号编码和改进调制技术来提高系统的性能。本发射机系统在基带编码上采用某种最新的编码方式,在保证信息传输误码率和纠错能力达到设计指标的同时可以尽可能地降低信息冗余度、提高信息的传输速率。在调制方式上,恒包络调制方式通常有频移键控(F SK)、相移键控(PSK )和差分相移键控(DPSK)等方式。经分析比较,在AWGN 信道中在相同的信噪比条件下,相干PSK 具有最低的误码率和抗干扰性。为了达到更好的频带利用率,在本发射机中高速数据传输调制方式选用的是8PSK 方式。目前,典型的高速数据传输速率是以300M b/s 为标准的,本试验系统传输速率指标的确立也是以此为基础,希望在后续研发过程中能在此基础上有所突破。

在发射机的设计中,考虑到基带数字信号经过编码后

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军事通信罗 勇等:卫星通信中高速数据传输发射机的设计与实现

是以矩形脉冲为基础的,因此信号中低频分量一般比较大,占用的频带也比较宽。为了使信号更适合通信信道的传输,减小传输误码率、提高信道频谱利用率,就需要采用波形成型来压缩频带、最大限度地减小码间干扰。经过某编码后的基带信号先被送入FPGA,在FPGA芯片中完成对基带信号的成型滤波处理、均衡处理(包括幅度均衡、相位均衡、非线性补偿)等。成型滤波采用一种高速FIR数字滤波器实现。F IR滤波器的常用设计方法有窗函数法、频率采样法、等波纹法等,通过比较,在同样技术指标下等波纹逼近法所需的阶数要比其他设计法低,阶数固定时,这种逼近的最大误差最小,因此在最后实现时采用的是等波纹逼近法。

经过一系列处理后的基带信号在FPGA控制下,通过两路高速D/A转换芯片将数字信号转换为I/Q两路模拟波形信号送出至低通滤波器。在对I/Q两路模拟信号完成平滑滤波和匹配滤波后,将其送入调制器中与本地载波生成器产生的112GH z本振信号混频后生成调制信号输出,调制后的信号经过带通滤波和功率放大后发射出去。

2主要芯片选择及功能介绍

2.1FPGA芯片

根据发射机设计指标的要求,FPGA芯片最终选用Xilinx公司的VirtexⅡ产品XC2V3000。该芯片具有逻辑容量大、片内RAM多、时钟频率高、有硬件乘法器运算单元、支持多种接口标准等特点。V irt exⅡ系列产品采用0115L m和0112L m混合工艺设计,内核电压为115V,支持多种接口标准,内部时钟频率可达420M H z。

XC2V3000芯片主要由CL B,IOB,BlockRA M,DCM 和乘法器等构成。其中CLB模块用于实现FPGA的大部分逻辑功能,IOB用于提供封装管脚与内部逻辑之间的接口,BlockRAM用于实现FPGA内部的随机存取,DCM用于提供灵活的时钟管理,乘法器用于提高FPGA的数字运算速度。F PGA芯片在系统中主要实现2个功能:

(1)与外部设备接口接收数字信号并实现对基带信号的成型滤波处理、均衡处理(包括幅度均衡、相位均衡、非线性补偿)等;

(2)实现对高速D/A芯片工作时序的控制。

2.2高速D/A芯片

为了实现对数据的高速有效传输,发射机D/A芯片采用的是A tmel公司推出的一种新型10位数模转换器(DA C)T S86101G2B。此芯片是一种内嵌4B1输入多路复用器的10位高速数模转换器(DA C),具有增强的线性度和带内平坦度,其时钟脉冲频率最高可达112GSPS,可用于产生宽带图样和高频信号,在输出频率为1650M Hz 时该芯片的工作性能仍然可靠。T S86101G2B芯片主要特点为:10b分辨率;转换速率高达112GSPS;嵌入式4B1多路复用器;PECL/L VDS差分数据和时钟输入;可编程DSP时钟;模拟输出动态范围:2Vpp差分;模拟输出阻抗:508/单端,1008/差分;DA C在通电情况下可自动复位;双电源供电:?5V;芯片内部结构框图如图2所示。

图2D/A芯片内部结构框图

芯片内部集成有4B1输入多路复用器,因此数/模转换器允许用户提供的数据速率可仅为有效采样频率F s的1/4,数据速率=F s/4=F(DSP_CK)=F(D_CK),其中F(DSP_CK)为DSP输出时钟频率,F(D_CK)为数据有效标志的输入时钟频率,从而使得芯片更便于与标准FPGA, ASIC或DSP芯片接口。当多路复用器不被使用时,芯片的4路端口都可被当作正常的DAC使用。在实际应用中充分利用了多路复用器的优点,FPGA将I/Q两路基带信号各分成4路分别送入2个DAC芯片中,通过片内的多路复用器将4路数据组合起来完成数/

模转换过程。

图3对D/A芯片控制时序仿真图

为了保证多个DAC芯片的同步,T S86101G2B还提供了一种很有用的复位特性。芯片内部集成了一个异步复位模块:当V EED电压上升时,DA C进入复位模式;当VEED供电电压低于-319V时,上电复位停止。这种异步复位模式可以使得用户能够对4B1多路复合器的分频电路进行初始化。主控时钟提供于上电复位前或后对芯片的工作都没有影响,但是在几个DA C芯片需要同步的应用中就必须使得主控时钟提供于上电复位结束后(即发生在当V EED开始低于-319V时)。当提供主控时钟时,起始电平为高或低都可,但时钟第一个脉冲宽度必须大于100ps以避免时钟的亚稳定性。在本系统的中所用的2个DAC芯片的同步正是利用了该芯片的这种特性。

为了保持与发送数字信号的FPGA/DSP电路的同步,DAC芯片还向接口的FPGA/DSP芯片提供了一种延时可编程时钟。这个DSP时钟相位可用CS_0到CS_3这

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《现代电子技术》2006年第1期总第216期通信与信息技术