安徽工业大学数字逻辑课程设计报告书
数字逻辑课程设计报告
一、对讲机的工作原理如下1、发射部分：锁相环和压控振荡器（VCO）产生发射的射频载波信号，经过缓冲放大，激励放大、功放，产生额定的射频功率，经过天线低通滤波器，抑制谐波成分，然后通过天线发射出去。
2、接收部分：接收部分为二次变频超外差方式，从天线输入的信号经过收发转换电路和带通滤波器后进行射频放大，在经过带通滤波器，进入一混频，将来自射频的放大信号与来自锁相环频率合成器电路的第一本振信号在第一混频器处混频并生成第一中频信号。
第一中频信号通过晶体滤波器进一步消除邻道的杂波信号。
滤波后的第一中频信号进入中频处理芯片，与第二本振信号再次混频生成第二中频信号，第二中频信号通过一个陶瓷滤波器滤除无用杂散信号后，被放大和鉴频，产生音频信号。
音频信号通过放大、带通滤波器、去加重等电路，进入音量控制电路和功率放大器放大，驱动扬声器，得到人们所需的信息。
3、调制信号及调制电路：人的话音通过麦克风转换成音频的电信号，音频信号通过放大电路、预加重电路及带通滤波器进入压控振荡器直接进行调制。
4、信令处理：CPU产生CTCSS/DTCSS信号经过放大调整，进入压控振荡器进行调制。
接收鉴频后得到的低频信号，一部分经过放大和亚音频的带通滤波器进行滤波整形，进入CPU，与预设值进行比较，将其结果控制音频功放和扬声器的输出。
即如果与预置值相同，则打开扬声器，若不同，则关闭扬声器。
对讲机有频率限制为保证绝大多数用户通话不受干扰以及合理地利用频率资源，国家无线台管理委员会对频率的使用进行了划分，规定不同的行业使用相应的频率范围。
用户在购买对讲机的时候，要向当地的无线电管理委员会申请频点。
二、1008型对讲机简述1008型调频对讲收音机，其原理相对比较简单，核心芯片是La1800，即收音接收专用集成电路，功放部分采用的是D2822芯片。
总体可分为发射部分和接收部分，发射部分由锁相环和压控振荡器（VCO）产生发射的射频载波信号，经过缓冲放大、激励放大、功放，产生额定的射频功率，经过天线低通滤波器，抑制谐波成分，然后通过天线TX发射出去。
数字逻辑课程设计报告(优秀版)
目录目录 (1)一、设计目的 (2)二、设计要求 (2)三、设计方案 (2)四、顶层图及相关模块说明 (3)1、顶层图 (3)2、各模块说明(1)进制模块 (3)a、二十四进制 (5)b、六十进制 (5)(1)动态扫描模块 (6)(2)分频模块 (8)(3)报时模块 (9)(4)二路选择器模块 (10)五、经验总结 (12)一、设计目的1．学会应用数字系统设计方法进行电路设计；2．进一步提高QuartusⅡ9.0软件的开发应用能力；3．培养学生书写综合实验报告的能力。
二、设计要求1、能进行正常的时、分、秒计时，用动态扫描的方式显示，需用6个数码管。
（1）用M6M5进行24进制小时的显示。
（2）用M4M3进行60进制分的显示。
（3）用M2M1进行60进制秒的显示。
2、利用按键实现“校时”、“校分”和“秒清0”功能。
（1）SA：校时键。
按下SA键时，时计数器迅速递增，按24小时循环，并且计满23时回到00。
（2）SB：校分键。
按下SB键时，分计数器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
（3）SC：秒清零。
按下SC时，秒计数器清零。
要求按键均不产生数字跳变，因此须对“SA”、“SB”进行消抖处理。
3、能进行整点报时。
（1）在59分50、52、54、56、58秒按500Hz频率报时；（2）在59分60秒用1KHz的频率作最后一声正点报时。
4、更高要求：能进行闹时功能（1）闹时的最小时间间隙为10分钟，闹时长度为1分钟。
闹时频率可以自己设置。
（2）按下闹时按键SD后，将一个闹时时间数存入计数器内。
时钟正常运行时，闹时时间和运行的时间进行比较，当比较结果相同时输出一个启动信号，触发闹时电路工作，输出音频信号。
三、设计方案1、按自顶向下的层次化设计方法设计。
（1）顶层图（2）消抖电路用D触发器构成，SA、SB、SC为包含抖动的输入信号，而电路的输出则是一个边沿整齐的输出信号。
（3）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成。
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【最新整理，下载后即可编辑】一、概述智能抢答器是一种生活中常见的装置，电视节目中都可以看得到，是一种简易但又特别实用的一种装置。
本次我的课程设计的要求是设计一个智力竞赛抢答装置，可以供4人（组）使用，并且每人对应着一个开关，每个开关对应着一个发光二极管，当选手抢答成功时，所对应的发光二极管就会亮，主持人也有一个开关，当主持人按下自己开关使，选手才可以抢答，比赛才开始，并且计时器开始计时，如果在2分钟时间内没有选手抢答，那么这道题作废，主持人断开自己开关，再进行下道题。
二、方案论证设计一个智能抢答器，可以供4人比赛，每人对应一个开关和发光二极管。
主持人控制一个开关，当主持人按下开关，抢答开始并且开始计时，如果2分钟内没有选手抢答,那么本题作废，主持人断开开关，进行下题。
方案一：方案一原理框图如图1所示。
图1 智力抢答器电路的原理框图方案二：方案二原理框图如图2所示。
图2 智力抢答器电路的原理框图本设计采用的是方案二，电路简单，易懂，更具性价比。
三、电路设计 1.抢答电路抢答电路是实现抢答功能，当主持人按下开关抢答开始，当最先开始选手按下开关并且对应发光二极管发光，而且其他选手抢答无效。
为实现功能当一个开关闭合同时其它开关处于断开状态时，输出高电平对应二极管发光，同时将其它三个二极管锁定为低电平，这三个开关失效。
图3 抢答电路2.计时电路计时器电路主要由三片74LS190N 构成。
将三片计数器芯片接成120进制的加法计数器并将初始值置为000，接收脉冲信号由000开始计时。
选手按钮显示电路译码电路 控制电路主持人按钮脉冲电路计时电路 报警电路表1 同步十进制加/减计数器74LS190N功能表的控制停止计数且保持当前数据不变；当LD′=0时，计数器不受CLK的控制预置数；当CTEN′=0，LD′=1，U′/D=0时计数器加法计数，CTEN′=0，LD′=1，U′/D=1时计数器减法计数；当低位计数器U8到9时进位，高位加1。
数字逻辑课程设计报告
一、概述当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器，抢答器在单位学校的知识竞赛中，在各类直播节目，电视大奖赛，都有着广泛的应用，是调动现场观众参与热情，提高栏目档次与可看性，增强栏目互动性，方便栏目创意的有力工具，因此各路抢答器电路被广泛的应用于各种竞赛中，是一种很常见的实用电路。
本文的研究目的是通过查找资料，以及自己动手设计，自己动手连接电路，并且仿真出结果的过程，是我们对数字电子线路的设计有一个认识了解，并且对所学的知识有一个复习，并且学会应用。
五路抢答器的设计任务以及技术指标是可供五名选手参加比赛，还有一个按钮给主持人用来清零。
所以抢答电路由六个开关组成，其中五个开关为抢答开关分别对应编号为1-5的选手，另一个开关是有主持人控制的清零开关，主持人控制的开关，可以手动清零复位。
抢答器具有数据锁存功能，并将锁存的数据用LED数码管显示出来。
在主持人将系统清零后，若有参赛者按动按钮，数码管立即显示出最先动作的选手的编号，其他选手再按下抢答开关为无效。
抢答器对抢答选手动作的先后有较强的分辨能力，能分辨出抢答者的先后，即不显示后动作的选手编号。
二、方案论证方案一：方案一工作原理：本电路由主体电路和扩展电路两部分组成。
主体电路完成基本的抢答功能即开始抢答后，当选手按抢答键时，能显示选手编号，同时能封锁输入电路，禁止其他选手抢答，扩展电路完成定时抢答的功能。
方案一原理框图如图1所示。
图1 方案一电路的原理框图方案二：方案二工作原理：本电路分为三部分：显示电路，响铃电路和减法计时电路。
555构成单稳态电路实现延时控制音响，用74ls192来锁存输入信号，直接用信号发生器给减法计数器提供脉冲信号。
方案二原理框图如图2所示。
图2 方案二电路的原理框图由上面的原理框图可以看出方案一的工作原理与方案二的工作原理的基本组成类似。
比较两种设计方案，第一种方案采用8个D触发器来所存最早输入的信号，且不受其他后输入的信号的干扰，抗干扰能力强，而且方案一与方案二的设计电路基本类似，方案二的电路比较直观，好理解，所以对于本次的数字电子课程设计，我准备采用方案二来进行设计、仿真。
数字逻辑课程设计报告2
第10页目录2六．实验目的———————————————————————11 七．计数器（方法及步骤）—————————————————12 八．译码器（方法及步骤）—————————————————14 九．接连—————————————————————————15 十. 实验总结——————————————————————16六．实验目的目的1．熟悉IspLEVER软件的使用方法，学习与掌握MACH器件编程方法；2．用ABEL语言或其它硬件描述语言（Verilog 或VHDL语言）编程实现一个简单的电子琴或频率计；3．在ispLEVEL软件环境下，将设计好的程序输入、编译、连接，生成JEDEC格式的文件。
4．将JEDEC格式的文件下载到器件中。
要求1．初步掌握使用ABEL语言编程的方法，使用ABEL语言设计一个4位格雷码计数器或可逆十进制计数器，并进行编译、连接，生成JEDEC文件，将JEDEC文件通过GAL编程器写入GAL16V8，将GAL16V8插入TDS实验台，将计数器的输出接到电平指示灯，验证设计结果。
2．用ABEL语言（或VHDL语言）设计一个电子琴或一个频率计；将设计好的程序输入、编译、连接生成JED格式的文件；将JED格式的文件下载到器件中；在TDS实验台上对设计进行调试，连线、验证设计结果。
第11页七．计数器实验运行实验演示图第12页下载到芯片第13页八．译码器实验运行实验演示图第14页九．接连实验运行实验演示图第15页下载到芯片十．实验总结第一次接触到ispEVLER,对它没有一丁点的经验可言，这也是这次试验的困难的地方。
本次试验由于我没有好好的阅读实验指导书，在实验过程中出现了好多不懂的地方。
而且地闹上的工具都是英文的，我一点都都不懂。
在第一次的实验演示的时候就因为不太理解老师的讲解而没有跟上老师地进度，所以我第一天的任务没有完成，找了半天错误原因也没有找到，我只好第二天又重新做了一遍，这次我吸取教训认认真真的阅读了指导书的步骤和方法，然后一步一步的按部就班，最终在上课不久之后我很顺利的完成了任务，有了第一次的经验，在完成计数器和译码器的工程中，非常顺利和快速，同学们都是用了源代码仿真，但我对于源代码的输入太慢，所以我选择了画图的方式，在最后一步的接连过程中，由于我的两个子文件在两个文件夹中，老师说也没办法一起打开，无奈的我只好使用一个文件，再将另一个文件从新画了一遍。
数字逻辑课程设计报告
数字逻辑课程设计报告数字逻辑课程设计多功能数字钟班级：学号：课程设计人：指导老师：课题：完成时间：一、设计目的：学会应用数字系统设计方法进行电路设计，熟练地运用汇编语言。
二、设计任务及要求：1.记时、记分、记秒2.校时、校分、秒清03.整点报时4.时间正常显示5.闹时功能三、设计思路：将整个闹钟分为以下几个模块，每个模块中都有详细的各部分的设计思路，源代码及仿真图像，生成的器件。
1.计时模块计小时：24进制计数器计分、计秒：60进制计数器计时间过程：计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。
计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产生进位。
计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。
二十四进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport (clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0));end cnt24;architecture behave of cnt24 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif(q1="0010" and q0="0011")thenq1<="0000";q0<="0000";elsif(q0="1001")thenq0<="0000";q1<=q1+'1';elseq0<=q0+'1';end if;end if;qh<=q1;ql<=q0;end behave;仿真结果：图一、cnt24仿真图像六十进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport (clk:in std_logic;clr:in std_logic;ql,qh:out std_logic_vector(3 downto 0);c:out std_logic);end cnt60;architecture cnt of cnt60 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif(clr='1')thenq1<="0000";q0<="0000";c<='0';elseif(clk'event and clk='1')thenif(q1="0101" and q0="1001")then-----到59 q1<="0000";q0<="0000";c<='1';elsif(q1<"0101" and q0="1001")thenq0<="0000";q1<=q1+'1';c<='0';elsif(q0<"1001") thenq0<=q0+'1';end if;end if;end if;qh<=q1;ql<=q0;end cnt;仿真结果：图二、cnt60仿真图像clk qh[3..0]ql[3..0] cnt24instclkclrql[3..0]qh[3..0]c cnt60inst1图三、生成的计数器符号2.校时模块：思路：按下校时键，时位迅速递增，满23清0按下校分键，分位迅速递增，满59清0注意：此时应屏蔽分进位。
数字逻辑实验报告武大(3篇)
第1篇一、实验目的1. 理解数字逻辑的基本概念和原理；2. 掌握数字逻辑电路的基本分析方法；3. 熟悉数字电路仿真软件的使用；4. 培养实验操作能力和问题解决能力。
二、实验内容及步骤1. 实验一：组合逻辑电路设计（1）设计2选1多路选择器（MUX21）1）根据教材5.1节流程，利用Quartus II完成MUX21的文本编辑输入（MUX21.v）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，a和b分别接来自不同的时钟，输出信号接蜂鸣器；5）编译、下载和硬件测试实验，通过选择键1，控制s，可使蜂鸣器输出不同音调。
（2）设计三人表决电路1）根据教材5.1节流程，利用Quartus II完成三人表决电路的文本编辑输入（图5-36）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，ABC[2..0]分别接自键3、键2、键1；CLK接自时钟CLOCK0(256Hz)，输出信号X接D1，输出信号Y接蜂鸣器；5）编译、下载和硬件测试实验，通过按下键3、键2、键1，控制D1的亮灭。
2. 实验二：时序逻辑电路设计（1）设计‘101’序列检测器1）验证RS/D/JK/T触发器的功能；2）熟悉逻辑分析仪、字发生器的使用；3）形成原始的状态图和状态表；4）采用Mealy型同步时序逻辑电路实现序列检测器的功能；5）初始状态：A，状态1：B，状态2：C；6）状态化简（用隐含表）；7）状态编码（优先级1>2>3的顺序编码）；8）确定激励函数和输出函数，并画出逻辑电路图；9）在Ni Multisim上实现电路的仿真；10）记录实验现象，采用截屏波形的方法。
（2）设计RISC-V五级流水线CPU1）了解数字逻辑与组成原理实践教程；2）设计32位RISC-V五级流水线CPU代码；3）使用Modelsim进行仿真；4）提供项目源代码、测试数据、设计图和指令集；5）编写实验报告，包括实验目的、环境介绍、系统设计、实验步骤和结果分析。
湖工的数字逻辑课程设计
湖工的数字逻辑课程设计一、课程目标知识目标：1. 学生能理解数字逻辑电路的基本概念，掌握二进制数及编码方法。
2. 学生能掌握逻辑门电路的类型及功能，并运用其进行简单的逻辑电路设计。
3. 学生能理解并运用组合逻辑电路的分析与设计方法，完成给定逻辑功能的实现。
技能目标：1. 学生能运用所学知识，解决数字逻辑电路相关问题，提高逻辑思维和问题解决能力。
2. 学生能通过实验操作，学会使用数字逻辑实验仪器，培养动手实践能力。
3. 学生能通过小组合作，提高沟通协作能力，共同完成复杂的逻辑电路设计与分析。
情感态度价值观目标：1. 学生能培养对数字逻辑电路的兴趣，认识到其在现代科技中的重要性。
2. 学生在学习过程中，养成严谨、细致、勇于探索的科学态度。
3. 学生通过课程学习，增强团队协作意识，培养合作共赢的价值观。
课程性质：本课程为湖工电子与信息工程等相关专业本科生的专业基础课，旨在使学生掌握数字逻辑电路的基本知识，为后续相关课程打下基础。
学生特点：学生具备一定的电子技术基础，具有较强的逻辑思维能力，但对数字逻辑电路的实际应用尚不了解。
教学要求：结合学生特点，注重理论与实践相结合，通过实例分析、实验操作等教学手段，使学生能够将所学知识应用于实际电路设计与分析中。
同时，注重培养学生的团队合作能力和创新意识。
在教学过程中，将课程目标分解为具体的学习成果，以便进行教学设计和评估。
二、教学内容1. 数字逻辑基础理论- 数字逻辑电路概述：介绍数字逻辑电路的基本概念、发展及应用。
- 数制与编码：讲解二进制、十进制、十六进制等数制及其相互转换方法，常见编码方式如BCD码、格雷码等。
2. 逻辑门电路- 逻辑门类型：介绍与门、或门、非门、与非门、或非门等基本逻辑门电路。
- 逻辑门功能：分析各类逻辑门的功能及真值表。
3. 组合逻辑电路- 组合逻辑电路分析与设计：介绍组合逻辑电路的概念、分析方法（卡诺图、逻辑表达式等）和设计方法。
- 常用组合逻辑电路：讲解编码器、译码器、数据选择器、数据比较器等电路的工作原理及应用。
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数字逻辑课程设计
：振华
班级：网124
学号：129074422
一、设计任务要求
数字时钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。
计时采
用24h和12h两种。
当接通电源或数字钟走时出现误差，都需要对数字钟作时、分、秒时间校正。
本次设计的具体要求如下：
1、显示时、分、秒的十进制显示，采用24小时制。
2、校时功能。
3、整点报时。
二、设计思路
1、数字钟的组成原理图
数字式电子钟实际上是一个对标准1Hz 进行计数的计数电路! 秒计数器满60 后向分计数器进位,,分计数器满60 后向时计数器进位, 时计数器按24翻1 规律计数, 计数输出经译码器送LED 显示器,由于计数的起始时间不可能与标准时间一致,故需要在电路上加上一个校时电路。
同时标准的1Hz时间信号必须做到准确、稳定，通常使用石英晶体振荡器电路构成，如下图所示为数字式电子钟的构成原理框图。
时显示器时译码器分显示器秒显示器分译码器
时计数器
秒译码器
时计数器时计数器
校时电路
振荡器分频器
2、数字钟设计方案
为完成上述功能，可以把数字钟系统划分为三部分：时针源（即标准秒钟的产生电路）主体电路，扩展电路。
主体电路EDA 设计又可划分为计时电路、校时电路、译码显示电路3部分。
3、底层电路设计
时针源——晶体振荡器电路给数字式电子钟提供一个频率稳定、准确的32768Hz的方波信号,将32768Hz的高频方波信号经32768次分频后得到1Hz 的方波信号供秒计数器进行计数,实现该分频功能的计数器相当于15 级二进制计数器。
计时电路——时间计数器电路由秒个位、秒十位计数器，分个位、分十位计数及时个位、时十位计数电路构成。
其中，秒个位和秒十位计数器，分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为二十四进制计数器，时间计数单元共有：时计数，分计数和秒计数3部分，根据设计要求时计数单元为一个二十四进制计数器，共输出为两位8421BCD码形式；分计数和秒计数单元为六十进制计数器!，共输出也为两位8421BCD码。
图1和图2 分别给出了60进制计数器和24进制逻辑图。
图一、60进制计数器
图二、24进制计数器
校时电路——当刚接通电源或走时出现误差时都需要对时间进行校正。
对时间的校正是通过截断正常的计数通路，而用频率较高的方波信号加到其需要校正的计数单元的输入端! 这样可以很快使校正的时间调整到标准时间的数值，这时再将选择开关打向正常时就可以准确走时了。
如图3所示为时、分、秒校时的校时电路。
在校时电路中，其实现方法是采用计数脉冲和计数使能来实现校时的。
译码显示电路——为了将计数器输出的8421BCD码显示出来，须用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，这种译码器通常称为七段译码显示驱动器电路，本设计可选器件7447为译码驱动电路。
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
4、数字钟顶层电路设计
首先按前面的设计方案进行低层模块的设计与编辑仿真，正确无误后，即可将设计的低层模块转化为与之相对应的元件符号，而后我们就可以用这些元件符号来设计数字钟的顶层原理图，如图4所示。
本设计中要仿真的对象为数字钟，
须设定一个1Hz的输入时钟信号和一个校时脉冲SET,模拟的设置开关信号MODE的波形,为了能够看到合适的仿真结果,假定网络时间(Girl Size)为10.0ns，总模拟的时间（END TIME）为3ms。
三、软件仿真
1、60进制计数器的仿真结果如下：
60进制计数器仿真波形图
2、24进制计数器仿真结果如下：
24进制计数器仿真波形图
3、数字钟的顶层电路仿真结果如下：
数字钟的顶层电路波形仿真图
四、讨论
数字时钟基于MAX+ plus II设计, 经过软件仿真并下载到硬件( 电子EDA 实验开发系统) 实现, 结果表明本设计是合理可行的,但是感觉很繁琐，是不是可以考虑一种过程简单一点的呢？通过查阅大量资料发现是可以的。
其另一种设计思想及方法是以语言描述为主, 原理图设计相结合。
但是使用过多可能会导致编译失败。
所以在设计的过程中，如何取舍是一个难题，本人认为对于我这样基础不是很扎实的，采用前者是比较合理的。
五、参考文献
（1）辉宜，数字逻辑中国科学技术大学
（2）廖裕评，陆瑞强,CPLD数字电路设计__使用 MAX+Plus II[M],北京:清华大学
六、心得体会
通过这次课程设计，充分锻炼到我的自主分析与动手能力。
从功能分析到动手实现，整个过程充满了艰辛和快乐，当自己通过不断地尝试与努力，最终克服难题，既锻炼了自主动手能力，又磨练的自己的耐心。
总之，这次课程设计让我收获了很多。