(完整word版)四选一多路选择器实验报告

实验报告

学院：电气工程学院专业：电子信息工程班级：

姓名学号实验组实验时间指导教师成绩实验项目名称四选一多路选择器

实验目的

1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言

2．熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作

3．学会使用Vector Wave波形仿真

实

验

要

求

按照老师的要求完成实验，编写实验报告

实验原理

选择器常用于数字4路信号的切换。四选一选择器有4个输入端input0、1、2、3.两个信号控制端a,b及一个信号输出端y。当a,b input0-input3中的一个输入信号与输出y端口接通。用拨码开关作四位数据及两位控制端的输LED s1和s0LED 与数据输入端a,b,c,d4选一数据选择器设计的正确性。

实

验

仪

器

软件：Altera Quartus II 9.0 集成开发环境。

实验步骤 1.选择“开始”→“所有程序”→“Altera”→“Quartus II 9.0”→“Quartus II 9.0（32bit）”，启动软件。

2.选择“File”→“New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。

3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。

4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶

层文件的实体名

6.新建设计文件，选择“File|New”，在New对话框中选择Device Design Files下的Verilog File，单击OK，完成新建设计文件。

7.在新建设计文件中输入Verilog程序.

8.结果仿真

实

验

内

容

编写四选一电路的VHDL代码并仿真，编译下载验证

实验数据一：实验程序:

LIBRARY IEEE;

USE IEEE. STD_LOGIC_1164.ALL;

ENTITY mux4 IS

PORT（input：IN STD_LOGIC_VECTOR (3 DOWNTO 0)；

sel：IN STD_LOGIC_VECTOR (1 DOWNTO 0)；

y：OUT STD_LOGIC);

END mux4；

ARCHITECTURE rtl OF mux4 IS

BEGIN

PROCESS (input，sel)

BEGIN

IF (sel=“00”) THEN

y<= input（0）；

ELSIF（sel=“01”）THEN

y<= input（1）；

ELSIF（sel=“10”）THEN

y<= input（2）；

ELSE

y<= input（3）；

END IF;

END PROCESS;

END rtl;

二：程序运行图：

三：波形图：

实验总结

本次实验学习了组合逻辑电路、编码器的功能与定义，学习了Verilog和VHDL语言，同时熟悉了利用Quartus II开发数字电路的基本流程和Quartus II 软件的相关操作，学会了使用Vector Wave波形仿真。实验过程中也遇到了很多自己不能解决的问题，在同学和老师的帮助下算是知道问题的所在，有待在今后的学习中不断完善。

指

导

教

师

意

见签名：年月日