多功能数字钟设计

目 录引言 (1)1 设计任务及设计要求 (1)1.1设计任务 (1)1.2设计要求 (1)2 设计总体思路 (2)2.1各单元电路设计 (3)2.1.1 second模块 (4)2.1.2 minute模块 (4)2.1.3 hour模块 (4)2.1.4 alert模块 (4)2.1.5 seltime模块 (5)2.1.6 DELED模块 (5)2.2总电路设计 (6)3 设计调试体会与总结 (6)3.1设计调试 (6)3.1.1 管脚锁定 (6)3.1.2 各模块仿真波形图 (7)3.2体会与总结 (9)3.2.1 体会 (9)3.2.2 总结 (9)3.3改进意见 (10)4 实验箱调试现象 (11)附录：VHDL描述 (12)SECOND模块 (12)MINUTE模块 (13)HOUR模块 (14)ALERT模块 (15)SELTIME模块 (16)DELED模块 (17)参考文献 (18)引言EDA技术即电子设计自动化技术，它是以可编程逻辑器件（PLD）为载体，以硬件描述语言（VHDL）为主要的描述方式，以EDA软件为主要的开发软件的电子设计过程。

它主要采用“自顶向下”的设计方法，设计流程主要包括：设计输入、综合、仿真、适配、下载。

《EDA课程设计》（注：EDA即电子设计自动化，Electronics Design Automation）是电子技术基础的一部分，随着可编程器件技术的发展，EDA技术已广泛用于电子系统设计开发中，EDA技术已经成为电子信息类专业人员必须掌握的一门技术。

《EDA课程设计》是继《模拟电子技术基础》、《数字电子技术基础》、《电子技术基础》课程后电气、电子灯专业综合性实验训练课程，重在培养学生对VHDL 语言的理解、EDA软件的使用和简单电子电路设计的思想，提高学生动手能力。

VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述，结合相关的软件工具，可以得到所期望的实际电路与系统。

使用VHDL语言描述的电路，可以进行综合和仿真。

然而，值得注意的是，尽管所有VHDL代码都是可仿真的，但并不是所有代码都能综合。

1 设计任务及设计要求1.1 设计任务利用QuartusII软件设计一个数字钟，对设计电路进行功能仿真，并下载到实验箱中，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。

1.2 设计要求设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。

系统框图如图1所示：图1 多功能数字钟系统框图2 设计总体思路此设计问题可分为主控电路、计数器模块和扫描显示三大部，主控电路中各种特殊功能的实现设计问题的关键。

用两个电平信号A、B进行模式选择，AB=00为模式0，系统为计时状态；AB=01为模式1，系统为手动校时状态；AB=10为模式2，系统为闹钟设置状态。

设置一个turn信号，当turn=0时，表示在手动校对时，选择调整分钟部分；当turn=1时，表示在手动校对时，选择调整小时部分。

设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器加1。

设置一个reset信号，当reset=0时，整个系统复位；当reset=1时，系统进行计时或其他特殊功能操作。

设置一个闹钟设置信号reset1，当reset1=0 时，对闹钟进行设置，当reset1=0 时，关闭闹钟信号。

设置状态显示信号（连发光二极管）：LD_alert指示是否设置了闹铃功能；LD_h指示当前调整的是小时信号；LD_m指示当前调整的是分钟信号。

当闹钟功能设置后（LD_alert=1），系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。

整点报时部分由分和秒计时同时为0（或60）启动，与闹铃共用一个扬声器驱动信号out。

系统计时时钟为clk=1Hz，选择另一时钟clk_lk=1024Hz作为产生闹铃声、报时音的时钟信号。

主控电路状态表如表1-1所示。

硬件系统示意图如图2所示。

图2 数字钟主控电路状态表图3 数字钟硬件系统示意图2.1 各单元电路设计2.1.1 second模块图4 秒控制模块这个模块能够实现60进制循环计数，带有复位端reset、手动调分功能端setmin和向分进位端enmin ，受时钟上升沿信号控制，其文本语言（文件名：second.vhd）为底层文本。

2.1.2 minute模块图5 分控制模块这个模块也能够实现60进制循环计数，带有带有复位端reset、手动调小时功能端sethour和向分进位端enhour ，受时钟上升沿信号控制。

其文本语言（文件名：minute.vhd）为底层文本。

2.1.3 hour模块图6 时控制模块能够实现24进制循环计数，带有复位端reset，受时钟上升沿信号控制。

其文本语言（文件名：hour.vhd）为底层文本。

2.1.4 alert模块图7 闹钟模块能够实现整点报时和循环点亮3只LED灯，工作时受时钟上升沿控制。

其文本语言（文件名：alert.vhd）为底层文本。

2.1.5 seltime模块图8 时间设置模块能够实现逐次扫描秒个位、秒十位、分个位、分十位、时个位、时十位，并输出扫描数据和相应位的点dp，带有复位端reset，受扫描时钟上升沿控制。

其文本语言（文件名：seltime.vhd）为底层文本。

2.1.6 DELED模块图9 数码管段选模块能够实现译码功能，将扫描到的数据能够译码显示在7段数码管上，输出端led[6..0]分别对应数码管的a~g。

其文本语言（文件名：deled.vhd）为底层文本。

2.2 总电路设计图10 多功能数字钟原理图该数字钟主要由3个键控制，复位键reset，当reset=0时，整个系统复位；当reset=1时，系统进行计时或其他功能操作。

sethour，当setour=1时，小时显示固定不动；当setour=0的，可以进行调整小时设置。

setminute，当setminute=1时分钟显示不动，当setminute=0时，可以进行调整分钟设置。

在分钟为59秒时，秒在51秒,53秒,55秒,57秒，59秒发出低音，在整点时发出高音，整点报时。

3 设计调试体会与总结3.1 设计调试3.1.1 管脚锁定图11 管脚锁定3.1.2 各模块仿真波形图图12 SECOND模块波形仿真仿真结果分析：在秒计时器的clk输入一个周期为10ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（setmin）前面一小段（200ns）为高电平，后面均为低电平； 保存波形图，进行仿真，产生上述波形。

图13 MINUTE模块波形仿真仿真结果分析：在分计时器的clk输入一个周期为10ns的时钟信号；清0端（reset）前面一小段（50ns）为高电平，后面均为低电平；置数端（sethour）前面一小段（80ns）为低电平，后面均为高电平； 保存波形图，进行仿真，产生如下波形：由上述波形可以清楚的看到：当清0信号（reset）无效时，分计时器置数，从50分开始计数，到59秒时回到0，并且从enhour输出一个高电平。

图14 HOUR模块波形仿真仿真结果分析：在时计时器的clk输入一个周期为10ns的时钟信号；清0端（reset）前面一小段（70ns）为低电平，后面均为高电平；保存波形图，进行仿真，产生如下波形：由上述波形可以清楚的看到：当清0信号（reset）无效时，时计时器置数。

图15 ALERT模块波形仿真仿真结果分析：设置minute的值，使其为59分；设置second的值，使其分别为51秒..59秒.00秒.01秒.02秒.03秒……，保存波形图，进行仿真，产生如下波形：由上述波形可以清楚的看到：alarm在51秒.53秒.55秒.57秒.59秒.0秒时输出高电平，并且持续保持minute为59分不变。

图16 SELTIME模块波形仿真仿真结果分析：在时计时器的ckdsp输入一个周期为10ns的时钟信号；清0端（reset）前面一小段（100ns）为高电平，后面均为低电平；给分.时.秒固定的变化值， 保存波形图，进行仿真，产生上述波形：由上述波形可以清楚的看到：当清0信号（reset）无效时，时计时器置数。

图17 DELED模块波形仿真仿真结果分析：输入端S是数码管要显示的字符，输出端A～H与实验箱上的8个数码管从右到左一一对应。

由仿真结果可知，当输入为“0111”时，A、B、C输出高电平，其他输出低电平。

硬件描述中选用了8个数码管。

保存波形图，进行仿真，产生上述波形。

3.2 体会与总结3.2.1 体会由顶层硬件测试结果可知，设计已经满足了预期的实验目标。

可以实现复位选择功能。

但是，这仅仅是EDA技术中的最基础部分，要想把设计应用到实际中还有很多需要学习和改进的地方，只有从基础做起后面才能做的更好。

3.2.2 总结EDA技术作为现代电子设计技术的核心，它依赖功能强大的计算机，在EDA 工具软件平台上，对硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合、结构综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

硬件描述语言VHDL是EDA技术的重要组成部分，基于VHDL的设计有一个重要的设计思想：自顶向下设计。

自顶下下设计有许多优点：1）设计人员不受芯片结构的约束，进行最适应市场需求的设计，避免再设计风险，缩短产品的上市周期；2）设计成果的再利用得以保证(IP)；3）采用结构化开发手段，一旦系统基本功能结构确定，可以实行多人、多任务并行工作方式；4）选择实现系统的目标器件的类型、规模，硬件结构的自由度更大。

在刚接触EDA课程的时候，面对一种全新的硬件描述语言和软件工具，一开始是什么都不了解，后来通过实验课慢慢掌握了QUARTUE II部分功能的使用。

开始上机做实验时都是通过原理图输入进行设计和仿真，原理图设计主要调用相应模块通过连线将对应端口连在一起，原理图输入并不复杂，因此实验也不难。

在熟悉了基本操作和原理后开始学习VHDL语言描述。

VHDL主要包括库文件、实体和结构体三部分。

实体描述了电路器件的外部情况及各信号端口的基本性质；结构体负责描述电路器件的内部逻辑功能或电路结构。

在VHDL的使用过程中理解了自顶向下的设计思想，熟悉了软件的使用。

因为学校的课时安排有限，所以安排的实验个数也比较有限。

不过这些也并不会影响对这门技术的学习，课后有多种选题供我们选择做课程设计。