第四章存储器接口

tRAS tCHR
(b) CAS*在 RAS*之前的刷新
39
DRAM时序（五）
• 刷新周期：
– RAS only：刷新行地址有效→RAS有效→刷新行地址和RAS撤销 – CAS befor RAS：CAS有效→RAS有效→CAS撤销→RAS撤销 – hidden：（在访存周期中）RAS撤销→RAS有效
A15…A12A11A10A9……A0
0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 1
64KB
1K×4 1K×4
1K×4 1K×4
1K×4 1K×4
1K×4 1K×4
4KB
需12位数据线并列引出
22
字扩展
•例3：
三片8KB的存储器芯片组成 24KB 容量的存储器 •使用3－8译码器进行译码
23
例3：三片8KB的存储器芯片组成 24KB 容量的存储器
设CE1、CE2、CE3 分别连接微型机 的高位地址总线 AB13、AB14、AB15
• 试确定各存储器 芯片的地址空间：
动态存储器DRAM（动态MOS型）：
4.1 半导体存储器性能指标
• 性能指标
– 存储容量
• b、B、KB、MB、GB、TB、PB
– 读写速度
• ns、us
– 非易失性
• 100年
– 可靠性
依靠电容存储电荷的原理存储信息。
• MTBF
功耗较小,容量大,速度较快,作主存。
3
4
4.2 静态存储器（SRAM）
Ⅲ：4000H～5FFFH
26
连接如图
Ⅰ：0000H～1FFFH Ⅱ：2000H～3FFFH Ⅲ：4000H～5FFFH
27
三、字位扩展
例4： 用1K×4位存储器芯片组成4K×8位存储器系统
28
字位扩展示例
例4：用1K×4位存储器芯片组成4K×8位存储器系统。
29
例5.
用2114（1K×4）SRAM芯片组成容量为4K×8的存
主存的组织涉及：主存的逻辑设计（SRAM、DRAM、EPROM) 动态存储器的刷新、 主存的校验。
如何识辨芯片的容量大小？ 保证与CPU的速度兼容
需进行：一、芯片的选用 二、地址分配与片选逻辑设计
是否设计等待电路？
三、信号线的连接方法
四、存储器容量扩展方法
15
16
二、存储器的地址译码方法
（1）线译码
4K×4 4K×8
8片
2.地址分配与片选逻辑
存储器寻址逻辑 芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑
为芯片分配哪几位地 址，以便寻找片内的存 储单元
存储空间分配：
由哪几位地址形 成芯片选择逻 辑，以便寻找芯 片
4KB存储器在16位地址空间（64KB）中占据
任意连续区间。
31
任意值 片选 芯片地址
62128 （16K ×8位）
62256 （32K ×8位） 62512 （64K ×8位） 61512
产品代号
产品容量（bits）
7
SRAM芯片2114（1K×4位）
（1）外特性
Vcc A7 A8 A9 D0 D1 D2 D3 WE
地址端： A9∼A0（入）
18
10
2114（1K×4）
1
9
数据端： D3∼D0（入/出）
控制端：
片选CE = 0 选中芯片 = 1 未选中芯片
读使能OE = 1 HZ =0读
写使能WE = 1 HZ =0写
电源、地
12
2
静态RAM －Intel 6264 （8KB）
SRAM芯片：HM62256
工作方式 CE1/2 OE WE IO
读
0
0
1 DOUT
写
0
1
0
DIN
禁止
1 ×× Z
• HM62256的容量为32KB，采用CMOS 工艺制造，主要特点是：
储器。地址总线A15～A0（低）,双向数据总线
D7～D0（低）,读/写信号线R/W。
给出芯片地址分配与片选逻辑,并画出M框图。
1.计算芯片数
（1）先扩展位数，再扩展单元数。
2片1K×4 4组1K×8
1K×8 8片 4K×8
4K×8 ＝4 × 2
1K×4
30
5
（2）先扩展单元数，再扩展位数。
4片1K×4 2组4K×4
• 而在8203和2117、2118相连时，RAS0~RAS3均为可用，这样，可 以用一块8203连接4个16K的存储组。
• 不过，在16位数据总线系统中，一般是按“字”进行存取的，此 外，也可以通过总线驱动器提供的低字节有效信号和高字节有效 信号“字节”存取。
行
译
地 址
码 X63 1K
1K
64×16 64×16
1K
1K
静态RAM －Intel 6116 （2KB）
Y0
Y15
列译码
4位列地址
9
外特性
10
6116的工作方式
工作方式 CE
读
0
写
0
禁止
1
OE WE IO
0
1 DOUT
1
0
DIN
×× Z
11
6116引脚安排
地址端： A10∼A0（入）
数据端： IO7∼IO0（入/出）
RAS CAS
地址
tRAS tASR tAH tASC
tCYC
tRSH tAH
tCAS
WE
D in
Dout
(c) 隐 含 式 刷 新
图 3-14 动 态 存 储 器 的 刷 新 周 期
40
二、DRAM 2164简介
• 外特性 • 引脚说明 • RAS/CAS形成电路
例8.DRAM芯片2164 （64K×1位）
一、静态CMOS存储器原理 二、典型SRAM芯片介绍 三、存储器译码逻辑设计 四、静态存储器与CPU的连接
5
一、静态CMOS存储器的工作原理
• D0～7数据线：传送存储单元内容。 根数与单元数据位数相同。 • A0～9地址线：选择芯片内部一个存储单元。 根数由存储器容量决定。
• CS片选线： 选择存储器芯片。
第四章 存储器接口
Gui Xiaolin Neocomputer Institute Xi’an Jiaotong University
内容
4.1 半导体存储器分类与指标 4.2 静态存储器与CPU连接 4.3 存储器译码逻辑设计 4.5 动态存储芯片与CPU连接 4.6 只读存储芯片与CPU连接
2
37
DRAM时序（三）
• 刷新周期： – RAS only：刷新行地址有效→RAS有效→刷新行地址和RAS撤销 – CAS befor RAS：CAS有效→RAS有效→CAS撤销→RAS撤销 – hidden：（在访存周期中）RAS撤销→RAS有效
RAS CAS 地址
tRAS
tRCP
tCH
tASR
tAH
外特性：
GND CAS Do A6 A3 A4 A5 A7
16
9
2164 （64K×1）
1
8
引脚说明：
空闲/刷新 Di WE RAS A0 A2 A1 Vcc
地址端：A7∼A0（入） 分时复用，提供16位地址。
数据端： Di（入） Do（出） 写使能WE
控制端：
=0写 =1读
高8位地址
片选 行地址选通RAS ：=0时A7∼A0为行地址
4
4
4
R/W
1K×4 4
1K×4 4
1K×4 4
1K×4 4
1K×4
A9~A0 10
CS0
CS1
1K×4
10 CS2
1K×4
10 CS3
1K×4 10
A11 A10
A11 A10
A11 A10
A11 A10
（4）形成片选逻辑电路 33
4.5 动态MOS存储芯片
一、动态存储器芯片内部结构 二、DRAM芯片2164（64K×1位）简介 三、DRAM芯片：41256
ABi 15141312 111098 7 6 5 4 3 2 1 0～15141312 111098 7 6 5 4 3 2 1 0 Ⅰ：1100 0000 0000 0000～1101 1111 1111 1111=C000H～DFFFH Ⅱ：1010 0000 0000 0000～1011 1111 1111 1111=A000H～BFFFH Ⅲ：0110 0000 0000 0000～0111 1111 1111 1111=6000H～7FFFH
34
一、动态存储器芯片内部结构
35
DRAM时序（一）
• 读周期：
– 行地址有效→行地址选通→列地址有效→列地址选通→数据输出→行 选通、列选通及地址撤销
RAS CAS ADD WE
Dout
tCYC tRAS
tCAS
tASR tAH
tASC tAH
tRCS
tRAC tCAC
tRCH tDOH
(a) 读周期
当CS信号无效， 其他信号线不起作用。
• R/W(OE/WE)读写允许线 打开数据通道，决定数据的传
送方向和传送时刻。
6
1
二、典型SRAM芯片介绍
SRAM芯片：2114（1K×4位）
SRAM芯片：Intel 6116 （2K ×8位）
SRAM芯片：Intel 6264 （8K ×8位）